本公开涉及集成电路领域，尤其涉及一种半导体器件及其制备方法。
背景技术：
1、cmos(complementary metal oxide semiconductor，互补金属氧化物半导体)由绝缘场效应晶体管组成，由于只有一种载流子，因而是一种单极型晶体管集成电路，其基本结构是一个n沟道mos管和一个p沟道mos管。
2、cmos被广泛应用在各种类型的半导体器件中，例如，存储器、图像传感器等。随着科技的发展，半导体器件的需求量及应用范围越来越大，提高cmos的生产效率，降低生产成本成为目前研究的重点项目之一。
技术实现思路
1、本公开实施例所要解决的技术问题是，提供一种半导体器件及其制备方法，其能够提供生产效率，降低生产成本。
2、为了解决上述问题，本公开实施例提供了一种半导体器件的制备方法，包括：提供基底，所述基底具有第一类型阱区及第二类型阱区；执行第一次离子掺杂，于所述第一类型阱区内形成第二类型源漏区，于所述第二类型阱区内形成掺杂区；形成第一掩膜层，所述第一掩膜层覆盖所述第二类型源漏区，且显露所述掺杂区；至少去除部分所述掺杂区；执行第二次离子掺杂，于所述第二类型阱区内形成第一类型源漏区，所述第一次离子掺杂与所述第二次离子掺杂的掺杂类型互补；形成第一源漏接触及第二源漏接触，所述第一源漏接触与所述第一类型源漏区连接，所述第二源漏接触与所述第二类型源漏区连接，在垂直所述半导体器件顶面的方向上，所述第一源漏接触与所述第一类型源漏区的连接面低于所述第二源漏接触与所述第二类型源漏区的连接面。
3、在一实施例中，所述第一类型阱区为n型阱区，所述第二类型阱区为p型阱区，所述执行第一次离子掺杂的步骤包括执行p型杂质掺杂，所述执行第二次离子掺杂包括执行n型杂质掺杂。
4、在一实施例中，所述执行p型杂质掺杂的步骤中或者之前包括：执行锗离子和/或碳离子掺杂。
5、在一实施例中，所述第一类型阱区为p型阱区，所述第二类型阱区为n型阱区，所述执行第一次离子掺杂的步骤包括执行n型杂质掺杂，所述执行第二次离子掺杂包括执行p型杂质掺杂。
6、在一实施例中，至少去除部分所述掺杂区的步骤：采用干法刻蚀工艺去除所述掺杂区。
7、在一实施例中，至少去除部分所述掺杂区的步骤中，去除深度为3～5纳米。
8、在一实施例中，在所述执行第一次离子掺杂的步骤之前包括：形成第一介质层，所述第一介质层覆盖所述基底表面；图案化所述第一介质层，形成第一过孔及第二过孔，所述第一过孔暴露出部分所述第一类型阱区，所述第二过孔暴露出部分所述第二类型阱区；在所述执行第一次离子掺杂的步骤中，沿所述第一过孔及第二过孔执行所述第一次离子掺杂；在所述去除所述掺杂区的步骤中，沿所述第二过孔去除所述掺杂区；在所述执行第二次离子掺杂的步骤中，沿所述第二过孔执行第二次离子掺杂。
9、在一实施例中，在图案化所述第一介质层，形成第一过孔及第二过孔的步骤中，过刻蚀所述基底，使所述第一过孔及所述第二过孔均延伸至所述基底内。
10、在一实施例中，所述形成第一掩膜层的步骤包括：形成掩膜材料层，所述掩膜材料层覆盖所述第一介质层，且填充所述第一过孔及第二过孔；去除所述第二过孔内的掩膜材料层，形成所述第一掩膜层。
11、在一实施例中，在所述形成第一介质层之前还包括如下步骤：在所述基底上形成第一栅极结构及第二栅极结构，所述第一栅极结构设置在所述第二类型阱区表面，所述第二栅极结构设置在所述第一类型阱区表面。
12、在一实施例中，所述执行第二次离子掺杂的步骤之后包括：去除所述第一掩膜层，显露所述第二类型源漏区；形成源漏接触，所述源漏接触与所述第二类型源漏区及所述第一类型源漏区连接。
13、在一实施例中，所述去除所述第一掩膜层的步骤之后包括：对所述第一类型源漏区及所述第二类型源漏区进行退火处理。
14、本公开实施例还提供一种半导体器件，其包括：第一类型晶体管，具有第一类型源漏区；第二类型晶体管，具有第二类型源漏区，，所述第一类型晶体管与所述第二类型晶体管为互补晶体管；第一源漏接触，与所述第一类型源漏区连接；第二源漏接触，与所述第二类型源漏区连接，在垂直所述半导体器件顶面的方向上，所述第一源漏接触与所述第一类型源漏区的连接面低于所述第二源漏接触与所述第二类型源漏区的连接面。
15、在一实施例中，所述第一源漏接触与所述第一类型源漏区的连接面与所述第二源漏接触，和所述第二类型源漏区的连接面之间的高度差为3～5纳米。
16、在一实施例中，所述第一类型源漏区具有p型杂质及n型杂质，所述n型杂质浓度大于所述p型杂质浓度。
17、在一实施例中，所述第一类型晶体管为n型晶体管，所述第二类型晶体管为p型晶体管，或者所述第一类型晶体管为p型晶体管，所述第二类型晶体管为n型晶体管。
18、在一实施例中，所述半导体器件还包括：基底，具有第一类型阱区及第二类型阱区，所述第一类型源漏区位于所述第二类型阱区内，所述第二类型源漏区位于所述第一类型阱区内；第一介质层，覆盖所述基底，所述第一源漏接触贯穿所述第一介质层与所述第一类型源漏区连接，所述第二源漏接触贯穿所述第一介质层与所述第二类型源漏区连接，所述第一源漏接触与所述第一类型源漏区的连接面低于所述基底与所述第一介质层的接触面，且所述第二源漏接触与所述第二类型源漏区的连接面低于所述基底与所述第一介质层的接触面。
19、在一实施例中，所述第一类型晶体管具有第一栅极结构，所述第一栅极结构设置在所述第二类型阱区表面，所述第一栅极结构对应的第二类型阱区作为所述第一类型晶体管的沟道区，所述第二类型晶体管具有第二栅极结构，所述第二栅极结构设置在所述第一类型阱区表面，所述第二栅极结构对应的第一类型阱区作为所述第二类型晶体管的沟道区。
20、本公开实施例提供的半导体器件的制备方法在执行第一次离子掺杂时不使用光罩，形成第二类型源漏区及掺杂区，然后去除所述掺杂区，再采用光罩进行第二次离子掺杂，形成第一类型源漏区，从而实现仅采用一道光罩就能形成具有nmos晶体管与pmos晶体管的cmos晶体管的目的，大大提供了生产效率，降低了生产成本，同时也能够使nmos晶体管或者pmos晶体管保持较低的阻值，保证了cmos晶体管的性能不受损失。
1.一种半导体器件的制备方法，其特征在于，包括：
2.如权利要求1所述的半导体器件的制备方法，其特征在于，所述第一类型阱区为n型阱区，所述第二类型阱区为p型阱区，所述执行第一次离子掺杂的步骤包括执行p型杂质掺杂，所述执行第二次离子掺杂包括执行n型杂质掺杂。
3.如权利要求2所述的半导体器件的制备方法，其特征在于，所述执行p型杂质掺杂的步骤中或者之前包括：执行锗离子和/或碳离子掺杂。
4.如权利要求1所述的半导体器件的制备方法，其特征在于，所述第一类型阱区为p型阱区，所述第二类型阱区为n型阱区，所述执行第一次离子掺杂的步骤包括执行n型杂质掺杂，所述执行第二次离子掺杂包括执行p型杂质掺杂。
5.如权利要求1所述的半导体器件的制备方法，其特征在于，至少去除部分所述掺杂区的步骤包括：
6.如权利要求1所述的半导体器件的制备方法，其特征在于，至少去除部分所述掺杂区的步骤中，去除深度为3～5纳米。
7.如权利要求1所述的半导体器件的制备方法，其特征在于，在所述执行第一次离子掺杂的步骤之前包括：
8.如权利要求7所述的半导体器件的制备方法，其特征在于，在图案化所述第一介质层，形成第一过孔及第二过孔的步骤中，过刻蚀所述基底，使所述第一过孔及所述第二过孔均延伸至所述基底内。
9.如权利要求7所述的半导体器件的制备方法，其特征在于，所述形成第一掩膜层的步骤包括：
10.如权利要求7所述的半导体器件的制备方法，其特征在于，在所述形成第一介质层之前还包括如下步骤：在所述基底上形成第一栅极结构及第二栅极结构，所述第一栅极结构设置在所述第二类型阱区表面，所述第二栅极结构设置在所述第一类型阱区表面。
11.如权利要求1所述的半导体器件的制备方法，其特征在于，所述执行第二次离子掺杂的步骤之后包括：
12.如权利要求11所述的半导体器件的制备方法，其特征在于，所述去除所述第一掩膜层的步骤之后包括：对所述第一类型源漏区及所述第二类型源漏区进行退火处理。
13.一种半导体器件，其特征在于，包括：
14.如权利要求13所述的半导体器件，其特征在于，所述第一源漏接触与所述第一类型源漏区的连接面，和所述第二源漏接触与所述第二类型源漏区的连接面之间的高度差为3～5纳米。
15.如权利要求13所述的半导体器件，其特征在于，所述第一类型源漏区具有p型杂质及n型杂质，所述n型杂质浓度大于所述p型杂质浓度。
16.如权利要求13所述的半导体器件，其特征在于，所述第一类型晶体管为n型晶体管，所述第二类型晶体管为p型晶体管，或者所述第一类型晶体管为p型晶体管，所述第二类型晶体管为n型晶体管。
17.如权利要求13所述的半导体器件，其特征在于，所述半导体器件还包括：基底，具有第一类型阱区及第二类型阱区，所述第一类型源漏区位于所述第二类型阱区内，所述第二类型源漏区位于所述第一类型阱区内；
18.如权利要求13所述的半导体器件，其特征在于，所述第一类型晶体管具有第一栅极结构，所述第一栅极结构设置在所述第二类型阱区表面，所述第一栅极结构对应的第二类型阱区作为所述第一类型晶体管的沟道区，所述第二类型晶体管具有第二栅极结构，所述第二栅极结构设置在所述第一类型阱区表面，所述第二栅极结构对应的第一类型阱区作为所述第二类型晶体管的沟道区。
