本发明是有关于一种电路装置，且特别是有关于一种用以控制信号的上升时间及下降时间的控制电路。
背景技术：
由于人们对电子产品依赖日益增加，电子产品的功能也随之复杂化，而电磁干扰(electromagneticdisturbance，emi)也成为电路设计人员设计电路时的重要考量。像是，当信号的逻辑切换时，若电压准位直接上升或下降至预定准位容易引起emi，进而干扰电路里的电子元件。因此，至少基于降低emi的考量，在进行逻辑切换时，需要让信号上升与下降至预定准位的速度缓和一点，亦即对信号的上升时间与下降时间进行控制，以避免引起emi。目前，在设计某些特定电路时，上升时间与下降时间会受到规格的规范，以确保电路可正常运作。举例而言，乙太网路实体层电路中的三电平编码(mlt-3)电路、五级脉冲振幅调变(pulseamplitudemodulation-5，pam-5)电路或hdmi介面电路中皆具备对上升时间与下降时间进行控制的控制电路，以确保上升时间与下降时间可以于符合规格的规范。然而，传统的控制电路一般仅能对上升时间与下降时间进行对称性的调整。
技术实现要素：
有鉴于此，本发明提供一种用以控制信号上升时间及下降时间的控制电路，其可对输出信号的上升时间或下降时间进行非对称性且弹性的调整。
本发明的实施例提供一种信号上升及下降时间的控制电路，其包括串接的m个数据正反器、m个可控延迟电路，以及m个电流源电路。串接的m个数据正反器接收时脉信号，并依据时脉信号的触发而依序输出多个数据信号。这些数据正反器中的第1个数据正反器的数据输入端接收输入数据，第n个数据正反器的数据输出端耦接第n 1个数据正反器的数据输入端，其中m、n为正整数且1≦n<m。m个可控延迟电路耦接前述数据正反器的数据输出端，接收数据信号并延迟而产生多个开启信号。于此，第i个可控延迟电路的延迟量用来延迟数据信号之一而产生开启信号之一，其中i为小于等于m的正整数。m个电流源电路耦接信号输出端。各个电流源电路耦接可控延迟电路之一而接收开启信号之一，并依据开启信号之一的准位而决定是否输出单位电流至信号输出端。于此，信号输出端的输出信号上升至预定准位的上升时间或下降至预定准位的下降时间依据时脉信号的周期时间长度及各个可控延迟电路的延迟量而决定。
基于上述，在本发明的实施例中，数据正反器响应于时脉信号的控制而输出对应的数据信号。各个数据正反器与对应的电流源电路之间耦接有可控延迟电路，这些可控延迟电路经配置以延迟数据信号，以延缓电流源电路提供单位电流至信号输出端的时间。于此，这些可控延迟电路的延迟量将可决定信号输出端所输出的输出信号的上升时间或下降时间，从而对输出信号上升至预定准位的上升时间与下降至预定准位的下降时间进行非对称性的调整。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
图1是根据本发明的一实施例所绘示的用以控制上升时间与下降时间的控制电路的示意图。
图2a为依据本发明一实施例所绘示的延长上升时间的波型图。
图2b为依据本发明一实施例所绘示的缩短上升时间的波型图。
图3是根据本发明的一实施例所绘示的可控延迟电路的示意图。
图4a至图4c是根据本发明的一实施例所绘示的可控延迟电路的示意图。
图5是根据本发明的一实施例所绘示的用以控制上升时间与下降时间的控制电路的示意图。
图6是根据本发明的一实施例所绘示的用以控制上升时间与下降时间的控制电路的示意图。
图7是根据本发明的一实施例所绘示的开启信号与输出信号的时序图。
图8是根据本发明的一实施例所绘示的开启信号与输出信号的时序图。
图9是根据本发明的一实施例所绘示的用以控制上升时间与下降时间的控制电路的示意图。
图10是根据本发明的一实施例所绘示的用以控制上升时间与下降时间的控制电路的示意图。
具体实施方式
现将详细参考本示范性实施例，在附图中说明所述示范性实施例之实例。另外，凡可能之处，在图式及实施方式中使用相同标号的元件/构件代表相同或类似部分。
图1是根据本发明的一实施例所绘示的用以控制信号上升时间与下降时间的控制电路的示意图。请参照图1，控制信号上升时间与下降时间的控制电路10包括串接的m个数据正反器103_1、103_2、…、103_(i)、103_(i 1)、…、103_m、m个可控延迟电路101_1、101_2、…、101_(i)、101_(i 1)、…、101_m，以及m个电流源电路102_1、102_2、…、102_(i)、102_(i 1)、…、102_m。m为大于1的整数。数据正反器103_1～103_m串连相接，且数据正反器103_1～103_m分别接收时脉信号clk，以依据时脉信号clk的触发而依序分别输出多个数据信号l_1、l_2、…、l_(i)、l_(i 1)、…、l_m，i为小于m的正整数。
如图1所示，数据正反器103_1～103_m中的第1个数据正反器103_1的数据输入端接收输入数据d1。数据正反器103_1～103_m中的第n个数据正反器的数据输出端耦接第n 1个数据正反器的数据输入端，其中n为小于m的正整数。例如，第1个数据正反器103_1的数据输出端耦接第2个数据正反器103_2的数据输入端，第i个数据正反器103_(i)的数据输出端耦接第(i 1)个数据正反器103_(i 1)的数据输入端，依此类推。数据正反器103_1～103_m各自包括时脉端、数据输入端与数据输出端，例如是d型正反器。响应于时脉信号clk的边缘触发(正缘触发或负缘触发)，数据正反器103_1～103_m将数据输入端所接收数据输出至数据输出端。
可控延迟电路101_1～101_m分别耦接对应的数据正反器103_1～103_m，以分别接收对应的数据信号l_1～l_m。可控延迟电路101_1～101_m分别延迟数据信号l_1～l_m而产生多个开启信号a_1、a_2、…、a_(i)、a_(i 1)、…、a_m。可控延迟电路101_1～101_m其中之每一者用来延迟数据信号l_1～l_m其中之一而产生开启信号a_1～a_m其中之一。如图1所示，第i个可控延迟电路101_(i)的延迟量用来延迟数据信号l_(i)而产生开启信号a_(i)。可控延迟电路101_1～101_m可以是延迟缓冲器或其他种类的延迟电路，本发明对此不限制。
电流源电路102_1～102_m耦接信号输出端t1。各个电流源电路102_1～102_m个别耦接可控延迟电路101_1～101_m其中之一而接收相对应的开启信号a_1～a_m其中之一。举例而言，第2个电流源电路102_2耦接第2个可控延迟电路101_2而接收开启信号a_2。电流源电路102_1～102_m分别依据开启信号a_1～a_m的准位而决定是否输出单位电流i1、i2、…、ii、i(i 1)、…、im至信号输出端t1。于本发明实施例中，电流源电路102_1～102_m可响应于开启信号a_1～a_m的准位切换而依序输出单位电流i1～im，致使输出信号out逐渐上升至对应至逻辑’1’的高准位。相反的，电流源电路102_1～102_m响应于开启信号a_1～a_m的准位切换而依序停止输出单位电流i1～im，致使输出信号out逐渐下降至对应至逻辑’0’的低准位。
需说明的是，由于开启信号a_1～a_m是延迟数据信号l_1～l_m而产生，因此各个电流源电路102_1～102_m输出单位电流i1～im的时机或停止输出单位电流i1～im的时机也被延迟。再者，由于输出信号out为单位电流i1～im的迭加，因此信号输出端t1的输出信号out上升至预定准位的上升时间或下降至预定准位的下降时间将可依据可控延迟电路101_1～101_m的延迟量以及时脉信号的周期时间长度而决定。于是，于本发明实施例中，藉由调整可控延迟电路101_1～101_m的延迟量，输出信号out的上升时间或下降时间可延长或缩短。
于本发明的实施例中，可控延迟电路101_1～101_m的延迟量可彼此相异。举例而言，第一个可控延迟电路101_1的延迟量可相异于其他可控延迟电路101_2～101_m的延迟量。由此可知，透过对可控延迟电路101_1～101_m的延迟量进行配置，可调整输出信号out的波型，使输出信号out可更符合实际需求。再者，由于可控延迟电路101_1～101_m的延迟量彼此相异，因此输出信号out的上升时间与下降时间也可取决于可控延迟电路101_1～101_m的不同延迟量。
值得一提的是，于本发明的实施例中，第i个可控延迟电路101_(i)的延迟量可小于第i 1个可控延迟电路101_(i 1)的延迟量。或者，于本发明的实施例中，第i个可控延迟电路101_(i)的延迟量可大于第i 1个可控延迟电路101_(i 1)的延迟量。换言之，可控延迟电路101_1～101_m的延迟量可以是等比例或非等比例的逐渐递增或逐渐递减的方式来配置。具体而言，于可控延迟电路101_1～101_m的延迟量是逐渐递增的实施例中，输出信号的上升延迟时间或下降延迟时间可以被延长。相对的，于可控延迟电路101_1～101_m的延迟量是逐渐递减的实施例中，输出信号的上升延迟时间或下降延迟时间可以被缩短。
请参照图2a，图2a为依据本发明一实施例所绘示的延长上升时间的波型图。假设m＝4，输出信号out1为可控延迟电路101_1～101_m以相同的延迟量进行延迟的输出结果，即各电流源102_1～102_m是响应于依据相同延迟量(假设为δt0)延迟数据信号l_1～l_m而产生之开启信号a_1～a_m的驱动而输出单位电流。在此条件下，输出信号out1响应于单位电流的逐步迭加而规律的上升，且上升时间为t1。相较之下，输出信号out2为设置可控延迟电路101_1～101_m以不同的延迟量对数据信号l_1～l_m进行延迟的输出结果，可控延迟电路101_1～101_m的延迟量逐渐递增，所述延迟量分别为δt0、(δt0 δt1)、(δt0 δt2)、(δt0 δt3)，且δt1<δt2<δt3。在此条件下，输出信号out2的上升时间为大于t1的t2。
请参照图2b，图2b为依据本发明一实施例所绘示的缩短上升时间的波型图。同样假设m＝4，输出信号out1与图2a的输出信号out1相同，为可控延迟电路101_1～101_m以相同的延迟量进行延迟的输出结果，即各电流源102_1～102_m是响应于依据相同延迟量δt0延迟数据信号l_1～l_m而产生之开启信号a_1～a_m的驱动而输出单位电流。因此，输出信号out1响应于电流的逐步迭加而规律的上升，且上升时间为t1。输出信号out3为设置可控延迟电路101_1～101_m对数据信号l_1～l_m进行延迟的输出结果，可控延迟电路101_1～101_m的延迟量逐渐递减，所述延迟量分别为(δt0 δt4)、(δt0 δt5)、(δt0 δt6)、δt0，且δt4>δt5>δt6。在此条件下，输出信号out2的上升时间为小于t1的t3。
此外，于本发明实施例中，可控延迟电路101_1～101_m可于接收数据信号l_1～l_m后，可藉由延迟数据信号l_1～l_m从低准位切换为高准位的时机来产生开启信号a_1～a_m。或者，可控延迟电路101_1～101_m也可藉由延迟数据信号l_1～l_m从高准位切换为低准位的时机来产生开启信号a_1～a_m。延迟数据信号l_1～l_m从低准位切换为高准位的延迟量与延迟数据信号l_1～l_m从高准位切换为低准位的延迟量可于可控延迟电路101_1～101_m做不同设置。基此，藉由可控延迟电路101_1～101_的设置，输出信号out的上升时间与下降时间可独立被调整。
图3是根据本发明的一实施例所绘示的可控延迟电路的示意图。请参照图3，第i个可控延迟电路101_(i)可包括第一限流元件z_1、第二限流元件z_2，以及延迟缓冲器。所述延迟缓冲器可包括第一反相器inv_1与第二反相器inv_2。然而，于其他实施例中，第i个可控延迟电路101_(i)可包括其他设计的延迟缓冲器，例如是第一反相器及一缓冲器，本发明并不限制于此。延迟缓冲器可通过反相器对数据信号l_1～l_m的准位进行切换，而限流元件则决定延迟缓冲器的驱动电流大小。
于一实施例中，由于第一限流元件z_1与第二限流元件z_2可用以决定延迟缓冲器的驱动电流大小，因此输出信号out上升至预定准位的上升时间与下降至预定准位的下降时间可达成独立分开控制。具体而言，第一限流元件z_1与第二限流元件z_2其中之一可用以负责控制输出信号out上升至预定准位的上升时间，而第一限流元件z_1与第二限流元件z_2其中之另一可用以负责控制输出信号out下降至预定准位的下降时间。
在图3所示实施例中，第一反相器inv_1的输出端耦接第二反相器inv_2的输入端。第一反相器inv_1的输入端接收数据信号l_1～l_m其中之一(即数据信号l_(i))，第二反相器inv_2的输出端输出开启信号a_1～a_m其中之一(即开启信号a_(i))。第一反相器inv_1的第一电源端耦接第一限流元件z_1。第一反相器inv_1的第二电源端耦接第二限流元件z_2。第一限流元件z_1可为可调电阻、可调电流或可调电容等可影响电流大小的元件。相似的，第二限流元件z_2可为可调电阻、可调电流源或可调电容等可影响电流大小的元件。
于本发明实施例中，第一限流元件z_1与第二限流元件z2用以决定第一反相器inv_1的驱动电流的电流大小，从而决定开启信号a_(i)与数据信号l_(i)之间的延迟时间，即延迟量。换言之，可控延迟电路101_(i)的延迟量可取决于第一限流元件z_1与第二限流元件z_2的阻抗值、可控电流大小或电容值等。由此可知，透过调整各个
中限流元件的阻抗值、可控电流大小或电容值，让各个可控延迟电路101_1～101_m之延迟量是可调整的。于一实施例中，透过调整各个限流元件z_1、z_2中电晶体开关的导通或截止来控制第一反相器inv_1的驱动电流的大小，让各个可控延迟电路101_1～101_m之延迟量是可调整的。需说明的是，图3虽然是以可控延迟电路101_(i)为包括第一限流元件z_1与第二限流元件z_2的延迟缓冲器为例进行，但本发明并不限制于此。于其他实施例中，可控延迟电路101_(i)可以是只包括第一限流元件z_1或第二限流元件z_2的延迟缓冲器。此外，在其他实施例中，第一反相器inv_1及第二反相器inv_2的连接顺序亦可对调，使第二反相器inv_2的输入端接收数据信号l_(i)，其输出端耦接第一反相器inv_1的输入端。而接收第一反相器inv_1的输出端则用以输出开启信号a_(i)。
在本实施例中，当延迟缓冲器用以延迟数据信号l_(i)由低准位切换为高准位的转态时机时，所述延迟量可由耦接操作电源(vdd)的限流元件来决定，例如图3所示的第一限流元件z_1。反之，当延迟缓冲器用以延迟数据信号l_(i)由高准位切换为低准位的转态时机时，所述延迟量可由耦接接地电源(gnd)的限流元件来控制，例如图3所示的第二限流元件z_2。
图4a至图4c是根据本发明的一实施例所绘示的可控延迟电路的示意图。请参照图4a，第一限流元件z1可包括可控电流源cs1，而第二限流元件z2可包括可控电流源cs2。可控电流源cs1与可控电流源cs2的控制端分别耦接第一控制信号ctr1与第二控制信号ctr2。于本发明的实施例中，藉由第一控制信号ctr1与第二控制信号ctr2可分别改变可控电流源cs1或可控电流源cs2的输出电流值，让第一反相器inv_1的输出端输出信号的延迟时间是可调整的。基此，可控延迟电路101_(i)的延迟量可取决于可控电流源cs1或可控电流源cs2的输出电流值。
请参照图4b，第一限流元件z1可包括可变电阻r1，而第二限流元件z2可包括可变电阻r2。类似地，于本发明的实施例中，藉由第一控制信号ctr1与第二控制信号ctr2分别改变可变电阻r1或可变电阻r2的电阻值，让第一反相器inv_1的输出端输出信号的延迟时间是可调整的。基此，可控延迟电路101_(i)的延迟量可取决于可变电阻r1或可变电阻r2的电阻值。
请参照图4c，第一限流元件z1可包括可变电容c1，而第二限流元件z2可包括可变电容c2。藉由改变可变电容c1或可变电容c2的电容值可决定第一反相器inv_1的输出端输出信号的延迟时间。
在此，虽然上述示范性实施例仅以描述第i个可控延迟电路101_(i)的电路结构与运作原理，但其余可控延迟电路的电路结构与运作原理皆与第i个可控延迟电路101_(i)类似，故而在此并不再加以赘述之。
以下特举输出信号out是由5个单位电流i1～i5迭加产生(即m＝5)为范例进行说明。请参照图5，图5是根据本发明的一实施例所绘示的用以控制上升时间与下降时间的控制电路的示意图。
数据正反器103_1～103_5分别接收时脉信号clk，而依据时脉信号clk周期性的触发将依序数据输入端的数据输出至数据输出端。换言之，数据信号l_1～l_5是依据输入数据d1以及时脉信号clk而产生。数据正反器103_1输出数据信号l_1至数据正反器103_2，数据正反器103_2输出数据信号l_2至数据正反器103_2，以此类推。此外，数据正反器103_1～103_5分别将数据信号l_1～l_5输出至可控延迟电路101_1～101_5。
可控延迟电路101_1～101_5用以延迟数据信号l_1～l_5的转态时机而产生开启信号a_1～a_5。详细而言，可控延迟电路101_1～101_5可分别延迟数据信号l_1～l_5自低准位切换为高准位的时机。或者，可控延迟电路101_1～101_5可分别延迟数据信号l_1～l_5自高准位切换为低准位的时机。
电流源电路102_1～102_5分别耦接可控延迟电路101_1～101_5。电流源电路102_1～102_5分别包括一个开关与一个电流源。像是，电流源电路102_1包括开关m3与电流源s1。电流源电路102_2包括开关m5与电流源s2。电流源电路102_3包括开关m7与电流源s3。电流源电路102_4包括开关m9与电流源s4。电流源电路102_5包括开关m11与电流源s5。于本实施例中，开关m3、m5、m7、m9、m11为p通道金属氧化物半导体(p-channelmetaloxidesemiconductor，pmos)电晶体。此外，电流源s1～s5可由电流镜电路实做而得。
以电流源电路102_1进行说明，开关m3的控制端接收开启信号a_1，而受控于开启信号a_1。因此，当开关m3根据开启信号a_1而导通时，电流源s1提供的单位电流输出至输出端t1。需注意的是，开关m3的导通时机取决于可控延迟电路101_1的延迟量。其他的电流源电路102_2～102_4也将依据相同的方式操作。
因此，当可控延迟电路101_1～101_5是延迟数据信号l_1～l5从低准位上升至高准位的时机而产生开启信号a_1～a_5时，电晶体m3、m5、m7、m9、m11的截止时机依序被延迟，因此输出信号out的下降时间将据以被调整。需说明的是，在可控延迟电路101_1～101_5的延迟量依序递增的情况下，电晶体m3、m5、m7、m9、m11的截止时机的延后幅度越来越大，因而输出信号out的下降延迟的时间将据以延长。在可控延迟电路101_1～101_5的延迟量依序递减的情况下，电晶体m3、m5、m7、m9、m11的截止时机的延后幅度越来越小，因而输出信号out的下降延迟的时间将据以缩短。
另一方面，当可控延迟电路101_1～101_5是延迟数据信号l_1～l_5从高准位下降至低准位的时机而产生低准位的开启信号a_1～a_5时，电晶体m3、m5、m7、m9、m11的导通时机依序被延迟，输出信号out的上升时间将据以被调整。需说明的是，在可控延迟电路101_1～101_5的延迟量依序递增的情况下，电晶体m3、m5、m7、m9、m11的导通时机的延后幅度越来越大，因而输出信号out的上升延迟的时间将据以延长。另外，在可控延迟电路101_1～101_5的延迟量依序递减的情况下，电晶体m3、m5、m7、m9、m11的导通时机的延后幅度越来越小，因而输出信号out的上升延迟的时间将据以缩短。
由此可见，输出信号out的上升延迟时间与下降延迟时间可独立被调整。当可控延迟电路101_1～101_5的延迟量逐渐递增或逐渐递减，上升延迟时间或下降延迟时间将延长或缩短。
请参照图6，图6是根据本发明的一实施例所绘示的用以控制上升时间与下降时间的控制电路的示意图。于图6的实施范例中，同样假设m＝5进行说明。需说明的是，图5与图6的区别在于电流源电路102_1～102_5内的开关m14、m16、m18、m20、m22为n通道金属氧化物半导体(n-channelmetaloxidesemiconductor，nmos)电晶体。本领域技术人员可在参照图1至图5的说明而推知图6所示电路的作动。
需说明的是，当可控延迟电路101_1～101_5是延迟数据信号l_1～l_5从低准位上升至高准位的时机而输出高准位的开启信号a_1～a_5，电晶体m14、m16、m18、m20、m22的导通时机依序被延迟，输出信号out的上升时间将据以被调整。需说明的是，在可控延迟电路101_1～101_5的延迟量依序递增的情况下，电晶体m14、m16、m18、m20、m22的导通时机的延后幅度越来越大，因而输出信号out的上升延迟时间将据以延长。在可控延迟电路101_1～101_5的延迟量依序递减的情况下，电晶体m14、m16、m18、m20、m22的导通时机的延后幅度越来越小，因而输出信号out的上升延迟时间将据以缩短。
另一方面，当可控延迟电路101_1～101_5是延迟数据信号l_1～l5从高准位下降至低准位的时机而输出低准位的开启信号a_1～a_5，电晶体m14、m16、m18、m20、m22的截止时机依序被延迟，输出信号out的下降时间将据以被调整。需说明的是，在可控延迟电路101_1～101_5的延迟量依序递增的情况下，电晶体m14、m16、m18、m20、m22的截止时机的延后幅度越来越大，因而输出信号out的下降延迟时间将据以延长。在可控延迟电路101_1～101_5的延迟量依序递减的情况下，电晶体m14、m16、m18、m20、m22的截止时机的延后幅度越来越小，因而输出信号out的下降延迟时间将据以缩短。
由此可见，输出信号out的上升时间与下降时间可独立被调整。当可控延迟电路101_1～101_5的延迟量逐渐递增或逐渐递减，上升延迟时间或下降延迟时间将延长或缩短。
图7是根据图6的一实施例所绘示的开启信号与输出信号的时序图。请合并参照图6与图7，可控延迟电路101_1～101_5延迟数据信号l_1～l_5从低准位上升至高准位的时机而输出开启信号a_1～a_5。于时间点t0，数据信号l_1上升至高准位，但开启信号a_1延后至时间点t1上升至高准位。于时间点t2，数据信号l_2上升至高准位，但开启信号a_2延后至时间点t3才上升至高准位。于时间点t4，数据信号l_3上升至高准位，但开启信号a_3延后至时间点t5才上升至高准位。于时间点t6，数据信号l_4上升至高准位，但开启信号a_4延后至时间点t7才上升至高准位。于时间点t8，数据信号l_5上升至高准位，但开启信号a_5延后至时间点t9才上升至高准位。
于本范例中，时间点t0与时间点t1之间的延迟量δd0小于时间点t3与时间点t2之间的延迟量δd1。时间点t3与时间点t2之间的延迟量δd1小于时间点t5与时间点t4之间的延迟量δd2。延迟量δd2小于时间点t7与时间点t6之间的延迟量δd3。延迟量δd3小于时间点t9与时间点t8之间的延迟量δd4。电流源电路102_1～102_5响应于开启信号a_1～a_5于时间点t1、t3、t5、t7、t9的准位切换而依序输出单位电流，致使输出信号out于上升时间t7内的逐渐上升。由此可见，输出信号out的上升时间可响应于可控延迟电路101_1～101_5的延迟量逐渐递增而延长。
图8是根据图6的一实施例所绘示的开启信号与输出信号的时序图。请合并参照图6与图8，可控延迟电路101_1～101_5延迟数据信号l_1～l_5从低准位上升至高准位的时机而输出开启信号a_1～a_5。于时间点t0，数据信号l_1上升至高准位，但开启信号a_1延后至时间点t1才上升至高准位。于时间点t2，数据信号l_2上升至高准位，但开启信号a_2延后至时间点t3才上升至高准位。于时间点t4，数据信号l_3上升至高准位，但开启信号a_3延后至时间点t5才上升至高准位。于时间点t6，数据信号l_4上升至高准位，但开启信号a_4延后至时间点t7才上升至高准位。于时间点t8，数据信号l_5上升至高准位，开启信号a_5延后至时间点t9才上升至高准位。
于本范例中，时间点t1与时间点t0之间的延迟量δd1大于时间点t3与时间点t2之间的延迟量δd2。延迟量δd2大于时间点t5与时间点t4之间的延迟量δd3。延迟量δd3大于时间点t7与时间点t6之间的延迟量δd4。延迟量δd4大于时间点t9与时间点t8之间的延迟量δd5。电流源电路102_1～102_5响应于开启信号a_1～a_5于时间点t1、t3、t5、t7、t9的准位切换而依序输出单位电流，致使输出信号out于上升时间t8内的逐渐上升。由此可见，输出信号out的上升时间可响应于可控延迟电路101_1～101_5的延迟量逐渐递减而缩短。
为简化图式，图7及图8所示实施例的时序图中仅考虑电流源电路102_1～102_5中的开关为pmos且数据信号l_1～l_5由低准位到高准位时的控制，然本领域具通常知识者当可对应图1到图8各实施例之说明，得知当数据信号l_1～l_5由高准位切换为低准位时、或电流源电路102_1～102_5中的开关为nmos时的相应控制，于此即不再赘述。
然而，于本发明的实施例中，输出信号可实现为差动形式。请参照图9，图9是根据本发明的一实施例所绘示的用以控制上升时间与下降时间的控制电路的示意图。图9同样以输出信号out是由5个单位电流i1～i5迭加产生(即m＝5)为范例进行说明。于图9的实施范例中，图1的可控延迟电路101_1～101_5是实施为可控延迟电路101_1～101_5。
比较图5与图9，于图9实施范例中，输出信号out为差动信号，因而包括正相输出信号out_p与负相输出信号out_n。因此，可控延迟电路101_1～101_5除了输出开启信号a_1～a_5之外，更输出开启信号a_1～a_5的反相开启信号an_1～an_5。开启信号a_1～a_5与对应的反相开启信号an_1～an_5互为反相。例如，开启信号a_1与反相开启信号an_1互为反相。
于图9实施范例中，电流源电路102_1～102_5分别包括两个开关与一个电流源。像是，电流源电路102_1包括开关m3、m4与电流源s1。电流源电路102_2包括开关m5、m6与电流源s2。电流源电路102_3包括开关m7、m8与电流源s3。电流源电路102_4包括开关m9、m10与电流源s4。电流源电路102_5包括开关m11、m12与电流源s5。于本实施例中，开关m3～m12为pmos电晶体。此外，电流源s1～s5可由电流镜电路实做而得。
于图9实施范例中，以电流源电路102_1进行说明，开关m3、m4的控制端各自接收开启信号a_1与反相开启信号an_1，而分别受控于开启信号a_1与反相开启信号an_1。因此，当开关m3导通时，开关m4截止。当开关m3截止时，开关m4导通。当开关m3导通时，电流源s1提供的单位电流输出至正相输出端t1_n。当开关m4导通时，电流源s1提供的单位电流输出至负相输出端t1_p。需注意的是，开关m3、m4的导通时机取决于可控延迟电路101_1的延迟量。其他的电流源电路102_2～102_4也将依据相同的方式操作。
基于与图5相同的原理，负向输出信号out_n的上升时间与下降时间可独立被调整。相对的，正向输出信号out_p的上升时间与下降时间同样可独立被调整。当可控延迟电路101_1～101_5的延迟量逐渐递增或逐渐递减，上升时间或下降时间将延长或缩短。
接着，请参照图10，图10是根据本发明的一实施例所绘示的用以控制信号上升时间与下降时间的控制电路的示意图。比较图6与图10，于图10实施范例中，输出信号out为差动信号，因而包括正相输出信号out_p与负相输出信号out_n。因此，可控延迟电路101_1～101_5除了输出开启信号a_1～a_5之外，更输出开启信号a_1～a_5的反相开启信号an_1～an_5。开启信号a_1～a_5与对应的反相开启信号an_1～an_5互为反相。例如，开启信号a_1与反相开启信号an_1互为反相。
于图10实施范例中，电流源电路102_1～102_5分别包括两个开关与一个电流源。像是，电流源电路102_1包括开关m13、m14与电流源s1。电流源电路102_2包括开关m15、m16与电流源s2。电流源电路102_3包括开关m17、m18与电流源s3。电流源电路102_4包括开关m19、m200与电流源s4。电流源电路102_5包括开关m21、m22与电流源s5。于本实施例中，开关m13～m22为nmos电晶体。此外，电流源s1～s5可由电流镜电路实做而得。
需说明的是，图9与图10的区别在于电流源电路102_1～102_5内的开关m13～m22为nmos电晶体。本领域技术人员可在参照图1至图9的说明而推知图10所示电路的作动。相同的，于图10的范例中，正向输出信号out_p与负向输出信号out_n的上升时间与下降时间可独立被调整。当可控延迟电路101_1～101_5的延迟量逐渐递增或逐渐递减，上升时间或下降时间将延长或缩短。
综上所述，在本发明的实施例中，在依据时脉信号触发进行信号迭加而产生输出信号的应用电路中，可独立对上升时间或下降时间进行调整，从而达到非对称性的调整。此外，藉由各阶可控延迟电路之延迟量的配置，可产生与规格匹配的输出信号。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视后附的申请专利范围所界定者为准。
1.一种信号上升及下降时间的控制电路，其特征在于，包括：
串接的m个数据正反器，接收时脉信号，并依据该时脉信号的触发而依序输出多个数据信号，其中该些数据正反器中的第1个数据正反器的数据输入端接收输入数据，第n个数据正反器的数据输出端耦接第n 1个数据正反器的数据输入端，其中m、n为正整数且1≦n<m；
m个可控延迟电路，耦接该些数据正反器的数据输出端，接收该些数据信号并延迟产生多个开启信号，其中该些可控延迟电路的每一者的延迟量用来延迟产生该些开启信号之一；以及
m个电流源电路，耦接信号输出端，其中各该些电流源电路耦接该些可控延迟电路之一而接收该些开启信号之一，并依据该些开启信号之一的准位而决定是否输出单位电流至该信号输出端，
其中该信号输出端的输出信号上升至预定准位的上升时间或下降至预定准位的下降时间依据该时脉信号的周期时间长度及该些可控延迟电路的延迟量而决定。
2.如权利要求1所述的信号上升及下降时间的控制电路，其特征在于，该些可控延迟电路的延迟量彼此相异。
3.如权利要求2所述的信号上升及下降时间的控制电路，其特征在于，第i个可控延迟电路的延迟量大于第i 1个可控延迟电路的延迟量，其中i为小于m的正整数。
4.如权利要求2所述的信号上升及下降时间的控制电路，其特征在于，第i个可控延迟电路的延迟量小于第i 1个可控延迟电路的延迟量，其中i为小于m的正整数。
5.如权利要求1所述的信号上升及下降时间的控制电路，其特征在于，第i个可控延迟电路包括：
延迟缓冲器；
第一限流元件，耦接该延迟缓冲器；以及
第二限流元件，耦接该延迟缓冲器，
其中该延迟缓冲器根据该第一限流元件或该第二限流元件所产生的延迟量来延迟第i个数据信号而产生第i个开启信号，其中i为小于等于m的正整数。
6.如权利要求5所述的信号上升及下降时间的控制电路，其特征在于，该延迟缓冲器包括第一反相器与第二反相器，该第一反相器的输出端耦接该第二反相器的输入端，该第一反相器的输入端接收该些数据信号之一，该第二反相器的输出端输出该些开启信号之一。
7.如权利要求5所述的信号上升及下降时间的控制电路，其特征在于，该延迟缓冲器的第一电源端耦接第一限流元件。
8.如权利要求7所述的信号上升及下降时间的控制电路，其特征在于，该第一限流元件包括由一第一控制信号控制的一可变电阻、一可变电容或一可变电流源，第i个可控延迟电路的延迟量依据该可变电阻的电阻值、该可变电容的电容值或该可变电流源的电流值而定。
9.如权利要求5所述的信号上升及下降时间的控制电路，其特征在于，该延迟缓冲器的第二电源端耦接第二限流元件。
10.如权利要求7所述的信号上升及下降时间的控制电路，其特征在于，该第二限流元件包括由一第二控制信号控制的一可变电阻、一可变电容或一可变电流源，第i个可控延迟电路的延迟量依据该可变电阻的电阻值、该可变电容的电容值或该可变电流源的电流值而定。
11.如权利要求1所述的信号上升及下降时间的控制电路，其特征在于，各该些电流源电路包括一电流源与一电晶体，该电晶体的第一端耦接该电流源的输出端，该电晶体的第二端耦接该信号输出端，该电晶体的控制端接收该些开启信号之一。
技术总结