本发明涉及集成电路技术领域，尤其涉及的是一种可校准的延时单元电路及集成电路。
背景技术：
传统的delay单元电路常用于集成电路中调整电路时序，如图1所示，out信号是in信号经过delay的输出，其delay时间和工艺相关，一般有20%左右误差，不能应用于对精度要求高的电路。
因此，现有的技术还有待于改进和发展。
技术实现要素：
本发明的目的在于提供一种可校准的延时单元电路及集成电路，旨在解决现有的delay单元电路的延时时间的误差较大，不能应用于对精度要求高电路的问题。
本发明的技术方案如下：一种可校准的延时单元电路，其中，包括互相连接的延时单元delay和振荡器模块，在正常模式下，输入信号in经过延时单元delay后形成输出信号out输出；在校准模式下，输入信号in经过振荡器模块转换成振荡器的时钟周期输出信号osc输出。
所述的可校准的延时单元电路，其中，所述振荡器模块通过延时单元delay实现。
所述的可校准的延时单元电路，其中，所述振荡器模块还包括反相器inv，所述延时单元delay的输出端与反相器inv的输入端连接，反相器inv的输出端与延时单元delay的输入端连接；在校准模式下，输入信号in经过延时单元delay输出后进入反相器inv取反后再输入到延时单元delay的输入端，形成振荡器模块，时钟周期输出信号osc经过振荡器模块的输出端输出。
所述的可校准的延时单元电路，其中，所述振荡器模块还包括时钟频率降频模块div，所述时钟频率降频模块div一端与反相器inv的输出端连接，时钟频率降频模块div另一端输出时钟周期输出信号osc。
所述的可校准的延时单元电路，其中，在输入信号in和延时单元delay的输入端之间设置有控制电路是否形成通路的第一控制模块，在反相器inv的输出端与延时单元delay的输入端之间设置有控制电路是否形成通路的第二控制模块。
所述的可校准的延时单元电路，其中，所述第一控制模块采用第一开关sw0，所述第二控制模块采用第二开关sw1。
所述的可校准的延时单元电路，其中，所述第一开关sw0连接控制第一开关sw0开闭的控制信号s0，第二开关sw1连接控制第二开关sw1开闭的控制信号s1；延时单元delay的输入端连接延时时间调整信号trim。
一种集成电路，其中，包括如上述任一所述的可校准的延时单元电路。
本发明的有益效果：本发明通过提供一种可校准的延时单元电路及集成电路，通过增加延时时间的调整，并将延时时间变成振荡器的振荡周期，振荡器输出的时钟经降频后输出到外部以供校准，不但降低了测试平台要求，还极大地提高了测试精度。
附图说明
图1是现有技术中delay单元电路示意图。
图2是本发明中可校准的延时单元电路示意图。
图3是本发明中正常模式可校准的延时单元电路示意图。
图4是本发明中校准模式可校准的延时单元电路示意图。
具体实施方式
下面将结合本申请实施例中附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
如图2所示，一种可校准的延时（delay）单元电路，包括互相连接的延时单元delay和振荡器模块，在正常模式下，输入信号in经过延时单元delay后形成输出信号out输出；在校准模式下，输入信号in经过振荡器模块转换成振荡器的时钟周期输出信号osc输出。
在某些具体实施例中，为了简化电路，所述振荡器模块通过延时单元delay实现。
在某些具体实施例中，所述振荡器模块还包括反相器inv，所述延时单元delay的输出端与反相器inv的输入端连接，反相器inv的输出端与延时单元delay的输入端连接；在校准模式下，输入信号in经过延时单元delay输出后进入反相器inv取反后再输入到延时单元delay的输入端，形成振荡器模块，时钟周期输出信号osc经过振荡器模块的输出端输出。
在某些具体实施例中，所述振荡器模块还包括时钟频率降频模块div，所述时钟频率降频模块div一端与反相器inv的输出端连接，时钟频率降频模块div另一端输出时钟周期输出信号osc。
为了便于控制，在输入信号in和延时单元delay的输入端之间设置有控制电路是否形成通路的第一控制模块，在反相器inv的输出端与延时单元delay的输入端之间设置有控制电路是否形成通路的第二控制模块。
在某些具体实施例中，所述第一控制模块采用第一开关sw0，所述第二控制模块采用第二开关sw1。
为了便于控制，在输入信号in和延时单元delay的输入端之间设置有第一开关sw0，在反相器inv的输出端与延时单元delay的输入端之间设置有第二开关sw1。
为了便于自动控制第一开关sw0和第二开关sw1的开闭，所述第一开关sw0连接控制第一开关sw0开闭的控制信号s0，第二开关sw1连接控制第二开关sw1开闭的控制信号s1；延时单元delay的输入端连接延时时间调整信号trim。
其中，正常模式下，控制信号s0为高电平，控制信号s1为低电平，第一开关sw0导通，第二开关sw1关闭，如图3所示；输入信号in经过延时单元delay后输出形成输出信号out输出,延时时间大小由延时时间调整信号trim的数值决定。
校准模式下，控制信号s0为低电平，控制信号s1为高电平，第一开关sw0关闭，第二开关sw1导通，如图4所示；输入信号in经过延时单元delay输出后进入反相器inv取反后再输入到延时单元delay的输入端，形成振荡器模块，时钟周期输出信号osc是振荡器模块的时钟信号经过时钟频率降频模块div降频后的输出；根据时钟周期输出信号osc的时钟频率来调整延时时间调整信号trim的数值，使得延时时间达到设定值。
本技术方案中，通过增加了延时时间的调整电路、外部输入校准值，延时单元delay的延时时间跟随校准值变化，由延时单元delay加上反相器inv构成的振荡器模块向外输出时钟信号，外部测试电路根据时钟周期的大小，调整校准值，达到预期的时钟周期，从而得到想要的延时时间。
本延时单元电路由电阻电容构成rc单元的时间常数来得到预期的延时时间，通过调整电阻的大小就可以调整延时时间的大小，根据外部输入的校准值选择不同的电阻从而改变延时时间。
本技术方案还保护一种集成电路，包括如上述所述的可校准的延时单元电路。
在本申请所提供的实施例中，应该理解到，所揭露装置和方法，可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，又例如，多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些通信接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
另外，作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
再者，在本申请各个实施例中的各功能模块可以集成在一起形成一个独立的部分，也可以是各个模块单独存在，也可以两个或两个以上模块集成形成一个独立的部分。
在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。
以上所述仅为本申请的实施例而已，并不用于限制本申请的保护范围，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
1.一种可校准的延时单元电路，其特征在于，包括互相连接的延时单元delay和振荡器模块，在正常模式下，输入信号in经过延时单元delay后形成输出信号out输出；在校准模式下，输入信号in经过振荡器模块转换成振荡器的时钟周期输出信号osc输出。
2.根据权利要求1所述的可校准的延时单元电路，其特征在于，所述振荡器模块通过延时单元delay实现。
3.根据权利要求2所述的可校准的延时单元电路，其特征在于，所述振荡器模块还包括反相器inv，所述延时单元delay的输出端与反相器inv的输入端连接，反相器inv的输出端与延时单元delay的输入端连接；在校准模式下，输入信号in经过延时单元delay输出后进入反相器inv取反后再输入到延时单元delay的输入端，形成振荡器模块，时钟周期输出信号osc经过振荡器模块的输出端输出。
4.根据权利要求3所述的可校准的延时单元电路，其特征在于，所述振荡器模块还包括时钟频率降频模块div，所述时钟频率降频模块div一端与反相器inv的输出端连接，时钟频率降频模块div另一端输出时钟周期输出信号osc。
5.根据权利要求3或4任一所述的可校准的延时单元电路，其特征在于，在输入信号in和延时单元delay的输入端之间设置有控制电路是否形成通路的第一控制模块，在反相器inv的输出端与延时单元delay的输入端之间设置有控制电路是否形成通路的第二控制模块。
6.根据权利要求5所述的可校准的延时单元电路，其特征在于，所述第一控制模块采用第一开关sw0，所述第二控制模块采用第二开关sw1。
7.根据权利要求6所述的可校准的延时单元电路，其特征在于，所述第一开关sw0连接控制第一开关sw0开闭的控制信号s0，第二开关sw1连接控制第二开关sw1开闭的控制信号s1；延时单元delay的输入端连接延时时间调整信号trim。
8.一种集成电路，其特征在于，包括如权利要求1至7任一所述的可校准的延时单元电路。
技术总结