本发明开启属于电子电路技术领域，涉及一种减小与非门输入信号延时的异或门电路。
背景技术：
如图1所示是传统的异或门电路，其工作原理如下：异或门电路的两个输入信号分别是第一输入信号a和第二输入信号b，第一输入信号a的非运算输出a’和第二输入信号b输入到第一与非门nand1做与非运算，第一输入信号a和第二输入信号b的非运算输出b’输入到第二与非门nand2做与非运算，第一与非门nand1和第二与非门nand2的输出输入到第三与非门nand3做与非运算，得到的第三与非门nand3输出信号y即为第一输入信号a和第二输入信号b的异或(xor)运算输出。
然而对于传统的异或门电路，由于反相器存在固有延时，因此第一输入信号a和第二输入信号b经过非门后会附加延时，从而导致输入到第一与非门nand1的两个信号延时不同，输入到第二与非门nand2的两个信号延时也不同，进一步的，对输出信号y的脉宽和延时造成影响。
技术实现要素：
针对上述传统异或门电路由于反相器的固有延时导致输入到与非门的两个信号延时不同，造成异或门电路输出信号y的脉宽和延时影响的问题，本发明提出了一种异或门电路，能够减小与非门输入信号的延时，使得到达与非门模块的信号的延时尽可能一致。
本发明的技术方案如下：
一种减小与非门输入信号延时的异或门电路，包括非门模块和与非门模块，
所述与非门模块包括第一与非门、第二与非门和第三与非门，第三与非门的第一输入端连接第一与非门的输出端，其第二输入端连接第二与非门的输出端，其输出端输出所述异或门电路的输出信号；
所述非门模块包括两个输入端和两个输出端，所述非门模块第一输入端的信号经过反相后从所述非门模块的第一输出端输出到第一与非门的第一输入端，所述非门模块第二输入端的信号经过反相后从所述非门模块的第二输出端输出到第二与非门的第一输入端；
所述异或门电路还包括传输门模块和驱动模块，
所述传输门模块包括恒定导通的第一传输门和第二传输门，第一传输门的两个连接端分别连接所述异或门电路的第一输入信号和所述非门模块的第一输入端，第二传输门的两个连接端分别连接所述异或门电路的第二输入信号和所述非门模块的第二输入端；
所述驱动模块包括第一驱动单元和第二驱动单元，第一驱动单元的输入端连接所述异或门电路的第一输入信号，其输出端连接第二与非门的第二输入端；第二驱动单元的输入端连接所述异或门电路的第二输入信号，其输出端连接第一与非门的第二输入端；
通过调节所述传输门模块和驱动模块的延时，使得第一与非门两个输入端的信号和第二与非门两个输入端的信号都具有尽可能相同的延时。
具体的，所述第一传输门和第二传输门具有相同的结构，第一传输门包括第一nmos管和第一pmos管，第一nmos管的栅极和第一pmos管的衬底连接输入电源，第一pmos管的栅极和第一nmos管的衬底接地，第一nmos管的源极和第一pmos管的源极互连并作为第一传输门的一个连接端，第一nmos管的漏极和第一pmos管的漏极互连并作为第一传输门的另一个连接端。
具体的，所述第一驱动单元和第二驱动单元均包括偶数个级联的反相器。
具体的，所述非门模块包括第一反相器和第二反相器，第一反相器的输入端作为所述非门模块的第一输入端，其输出端作为所述非门模块的第一输出端；第二反相器的输入端作为所述非门模块的第二输入端，其输出端作为所述非门模块的第二输出端。
具体的，所述第一驱动单元和第二驱动单元均包括两个级联的反相器，所述非门模块和驱动模块中的反相器由mos管构成，将所述驱动模块和传输门模块中的mos管尺寸与所述非门模块中的mos管尺寸设计一致。
本发明的工作原理为：第一输入信号a和第二输入信号b经过两条路径到达与非门模块，路径1设置了传输门模块和非门模块，路径1中将第一输入信号a和第二输入信号b经过一个传输门结构再做非运算；路径2设置了驱动模块，路径2中第一输入信号a和第二输入信号b不做非运算，进行驱动后就输入与非门模块；由于传输门模块和驱动模块的延时可调，通过调整路径1中传输门模块的延时和调整路径2中驱动模块的延时，可以使得第一输入信号a和第二输入信号b经过两条路径后到达与非门模块中第一与非门nand1和第二与非门nand2的延时尽可能相同，从而减小第一与非门nand1和第二与非门nand2输入信号的延时差。
本发明的有益效果为：本发明提出的异或门电路设置了两条路径，输入信号a和b在路径1中分别通过传输门模块和非门模块到达与非门模块，输入信号a和b在路径1中通过驱动模块到达与非门模块，通过调节传输门模块驱动模块的延时，使得到达与非门模块的信号的延时尽可能一致，减小了与非门输入信号延时，同时也增大了对后续电路的驱动能力。
附图说明
下面的附图有助于更好地理解下述对本发明不同实施例的描述，这些附图示意性地示出了本发明一些实施方式的主要特征。这些附图和实施例以非限制性、非穷举性的方式提供了本发明的一些实施例。为简明起见，不同附图中具有相同功能的相同或类似的组件或结构采用相同的附图标记。
图1为传统异或门电路的连接示意图。
图2为本发明提出的一种减小与非门输入信号延时的异或门电路的结构框图。
图3为本发明提出的一种减小与非门输入信号延时的异或门电路中传输门模块的一种实现电路图。
图4为本发明提出的一种减小与非门输入信号延时的异或门电路中非门模块的一种实现电路图。
图5为本发明提出的一种减小与非门输入信号延时的异或门电路中驱动模块的一种实现电路图。
图6为本发明提出的一种减小与非门输入信号延时的异或门电路中与非门模块的实现电路图。
具体实施方式
为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明进行详细地说明。显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
需要说明的是，在本发明中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。
如图2所示，本发明提出一种减小与非门输入信号延时的异或门电路，包括非门模块、与非门模块、传输门模块和驱动模块，异或门电路有两个输入信号，即第一输入信号a和第二输入信号b，第一输入信号a和第二输入信号b分别经过路径1和路径2达到与非门模块。
路径1包括传输门模块和非门模块，传输门模块包括恒定导通的第一传输门和第二传输门，可以采用mos管构成，如图3所示，第一传输门包括第一nmos管mn0和第一pmos管mp0，第一nmos管mn0的源极接第一pmos管mp0的源极并作为第一传输门的一个连接端，第一nmos管mn0的漏极接第一pmos管mp0的漏极并作为第一传输门的另一个连接端，第一nmos管mn0的衬底接地，第一nmos管mn0的栅极接输入电源，第一pmos管mp0的衬底接输入电源，第一pmos管mp0的栅极接地。第二传输门包括第二nmos管mn1和第二pmos管mp1，第二nmos管mn1的源极接第二pmos管mp1的源极并作为第二传输门的一个连接端，第二nmos管mn1的漏极接第二pmos管mp1的漏极并作为第二传输门的另一个连接端，第二nmos管mn1的衬底接地，第二nmos管mn2的栅极接输入电源，第二pmos管mp1的衬底接输入电源，第二pmos管mp2的栅极接地。
第一传输门的两个连接端分别连接第一输入信号a和非门模块的第一输入端，第二传输门的两个连接端分别连接第二输入信号b和非门模块的第二输入端，传输门的两个连接端可互换，比如图3所示实施例中可以将第一nmos管mn0的源极和第一pmos管mp0的源极连接的那个第一传输门的连接端作为传输门模块的输入端连接第一输入信号a，将第一nmos管mn0的漏极和第一pmos管mp0的漏极连接的那个第一传输门的连接端作为传输门模块的输出端输出第一输入信号a经过第一传输门的信号a1；也可以反过来，将第一nmos管mn0的漏极和第一pmos管mp0的漏极连接的那个第一传输门的连接端作为传输门模块的输入端连接第一输入信号a，将第一nmos管mn0的源极和第一pmos管mp0的源极连接的那个第一传输门的连接端作为传输门模块的输出端输出第一输入信号a经过第一传输门的信号a1。第二传输门同理，这里不再赘述。
由于输入电源dvdd和地dgnd分别恒定输入高电平和低电平，所以第一nmos管mn0和第二nmos管mn1始终处于开启状态，第一pmos管mp0和第二pmos管mp1也始终处于开启状态，第一输入信号a和第二输入信号b通过第一传输门和第二传输门的信号a1和b1始终保持输出。通过调整第一nmos管mn0、第二nmos管mn1、第一pmos管mp0和第二pmos管mp1的宽长比，可以调整输入信号a和b与传输门模块输出信号a1和b1的延时。
传输门模块的输出信号a1和b1输入到非门模块中，非门模块包括两个输入端和两个输出端，非门模块的第一输入端连接信号a1，非门模块的第二输入端连接信号b1，信号a1经过反相后得到信号a2并从非门模块的第一输出端输出，信号b1经过反相后得到信号b2并从非门模块的第二输出端输出。
如图4所示给出了非门模块的一种实现结构，包括第一反相器inv1和第二反相器inv2；第一反相器inv1的输入端接传输门模块输出的信号a1，第一反相器inv1的输出端输出信号a2并连接与非门模块中第一与非门nand1的第一输入端，第一反相器inv1的电源极接输入电源，第一反相器inv1的地端接地；第二反相器inv2的输入端接传输门模块输出的信号b1，第二反相器inv2的输出端输出信号b2并连接与非门模块中第二与非门nand2的第一输入端，第二反相器inv2的电源极接输入电源，第二反相器inv2的地端接地。
第一反相器inv1和第二反相器inv2分别对输入的信号a1和信号b1做非运算，若输入信号为高电平，则输出低电平；若输入信号为低电平，则输出高电平。
路径2中，驱动模块包括第一驱动单元和第二驱动单元，第一驱动单元的输入端连接第一输入信号a，其输出端连接与非门模块中第二与非门nand2的第二输入端；第二驱动单元的输入端连接第二输入信号b，其输出端连接与非门模块中第一与非门nand1的第二输入端。一些实施例中，第一驱动单元和第二驱动单元可以由偶数个级联的反相器构成，如图5所示，本实施例中利用第三反相器inv3和第四反相器inv4级联构成第一驱动单元，利用第五反相器inv5第六反相器inv6级联构成第二驱动单元，第三反相器inv3的输入端接第一输入信号a，第三反相器inv3的输出端接第四反相器inv4的输入端；第四反相器inv4的输出端输出信号a3并连接与非门模块中第二与非门nand2的第二输入端；第五反相器inv5的输入端接第二输入信号b，第五反相器inv5的输出端接第六反相器inv6的输入端；第六反相器inv6的输出端输出信号b3并连接与非门模块中第一与非门nand1的第二输入端；第三反相器inv3、第四反相器inv4、第五反相器inv5和第六反相器inv6的电源极接输入电源，地端接地。
本实施例中第一驱动单元和第二驱动单元都由2个级联的反相器构成，以第一驱动单元为例，若第一输入信号a为高，经过第三反相器inv3后输出低电平，经过第四反相器inv4输出又变为高电平；若第一输入信号1为低，经过第三反相器inv3后输出高电平，经过第四反相器inv4输出又变为低电平。由于第三反相器inv3和第四反相器inv4是等比放大的关系，构成的反相器链增大了电流的驱动能力，通过调整构成第三反相器inv3和第四反相器inv4的mos宽长比，就可以调整第一输入信号a经过第一驱动单元后输出的信号a3的延时。第二驱动单元同理，这里不再赘述。
本发明通过控制驱动模块和传输门模块的延时，使得到达与非门模块的信号的延时尽可能的一致，比如实施例中驱动模块设置两个级联的反相器构成驱动单元，非门模块采用一个反相器实现反相，则可以将传输门模块和驱动模块的pmos、nmos尺寸设计得与非门模块中pmos、nmos尺寸一致，如本设计在40nm工艺下非门模块和驱动模块使用的反相器中pmos宽长比4.4um/60nm、nmos宽长比1.44um/60nm，两个传输门的宽长比也设置得一样，则可以实现到达与非门模块的信号的延时尽可能一致，然后在与非门模块实现异或门逻辑。
与非门模块的结构如图6所示，包括第一与非门nand1、第二与非门nand2和第三与非门nand3，第一与非门nand1的第一输入端连接非门模块输出的信号a2，第一与非门nand1的第二输入端接驱动模块输出的信号b3，第一与非门nand1的输出端接第三与非门nand3的第一输入端，第一与非门nand1的电源极接输入电源，第一与非门nand1的地端接地。第二与非门nand2的第一输入端接非门模块输出的信号b2，第二与非门nand2的第二输入端接驱动模块输出的信号a3，第二与非门nand2的输出端接第三与非门nand3的第二输入端，第二与非门nand2的电源极接输入电源，第二与非门nand2的地端接地。第三与非门nand3的输出端输出异或门电路的输出信号y，第三与非门nand3的电源极接输入电源，第三与非门nand3的地端接地。
三个与非门的连接方式组成了异或门逻辑，异或门的运算逻辑为：当输入信号1为高、输入信号2为低时，输出信号为高；当输入信号1为低、输入信号2为低时，输出信号为低；当输入信号1为低、输入信号2为高时，输出信号为高；当输入信号1为高、输入信号2为高时，输出信号为低。
若第一输入信号a为低、第二输入信号b为低，第一输入信号a经过传输门模块得到低电平的信号a1再经过非门模块得到高电平的信号a2输入至第一与非门nand1的第一输入端，第二输入信号b经过驱动模块得到低电平的信号b3输入至第一与非门nand1的第二输入端，此时第一与非门nand1的第一输入端信号为高、第二输入端信号为低，所以输出信号为高并输出至第三与非门nand3的第一输入端。第二输入信号b经过传输门模块得到低电平的信号b1再经过非门模块得到高电平的信号b2输入至第二与非门nand2的第一输入端，第一输入信号a经过驱动模块得到低电平的信号a3输入至第二与非门nand2的第二输入端，此时第二与非门nand2的第一输入端信号为高、第二输入端信号为低，所以输出信号为高并输出至第三与非门nand3的第二输入端，第三与非门nand1的两个输入信号都为高，所以异或门的输出信号y为低。
若第一输入信号a为低、第二输入信号b为高，第一输入信号a经过传输门模块得到低电平的信号a1再经过非门模块得到高电平的信号a2输入至第一与非门nand1的第一输入端，第二输入信号b经过驱动模块得到高电平的信号b3输入至第一与非门nand1的第二输入端，此时第一与非门nand1的第一输入端信号为高、第二输入端信号为高，所以输出信号为低并输出至第三与非门nand3的第一输入端。第二输入信号b经过传输门模块得到高电平的信号b1再经过非门模块得到低电平的信号b2输入至第二与非门nand2的第一输入端，第一输入信号a经过驱动模块得到低电平的信号a3输入至第二与非门nand2的第二输入端，此时第二与非门nand2的第一输入端信号为低、第二输入端信号为低，所以输出信号为高并输出至第三与非门nand3的第二输入端，第三与非门nand1的第一输入端信号为低，第二输入端信号为高，所以异或门的输出信号y为高。
若第一输入信号a为高、第二输入信号b为低，第一输入信号a经过传输门模块得到高电平的信号a1再经过非门模块得到低电平的信号a2输入至第一与非门nand1的第一输入端，第二输入信号b经过驱动模块得到低电平的信号b3输入至第一与非门nand1的第二输入端，此时第一与非门nand1的第一输入端信号为低、第二输入端信号为低，所以输出信号为高并输出至第三与非门nand3的第一输入端。第二输入信号b经过传输门模块得到低电平的信号b1再经过非门模块得到高电平的信号b2输入至第二与非门nand2的第一输入端，第一输入信号a经过驱动模块得到高电平的信号a3输入至第二与非门nand2的第二输入端，此时第二与非门nand2的第一输入端信号为高、第二输入端信号为高，所以输出信号为低并输出至第三与非门nand3的第二输入端，第三与非门nand1的第一输入端信号为高，第二输入端信号为低，所以异或门的输出信号y为高。
若第一输入信号a为高、第二输入信号b为高，第一输入信号a经过传输门模块得到高电平的信号a1再经过非门模块得到低电平的信号a2输入至第一与非门nand1的第一输入端，第二输入信号b经过驱动模块得到高电平的信号b3输入至第一与非门nand1的第二输入端，此时第一与非门nand1的第一输入端信号为低、第二输入端信号为高，所以输出信号为高并输出至第三与非门nand3的第一输入端。第二输入信号b经过传输门模块得到高电平的信号b1再经过非门模块得到低电平的信号b2输入至第二与非门nand2的第一输入端，第一输入信号a经过驱动模块得到高电平的信号a3输入至第二与非门nand2的第二输入端，此时第二与非门nand2的第一输入端信号为低、第二输入端信号为高，所以输出信号为高并输出至第三与非门nand3的第二输入端，第三与非门nand1的两个输入信号都为高，所以异或门的输出信号y为低。
通过上述分析可知，本发明提出的异或门电路实现了异或门逻辑，且由于本发明在路径1设置了传输门模块，在路径2设置了驱动模块，传输门模块和驱动模块的延时都是可以调整的，通过调节构成传输门模块和驱动模块的mos管的尺寸即可调节信号通过传输门模块和驱动模块的延时。如图2所示，信号a和b经过传输门模块和非门模块到达与非门模块的信号是a2和b2，信号a和b经过驱动模块到达与非门模块的信号是a3和b3，将传输门模块和驱动模块的延时进行调节，使得信号a2和b2与a3和b3的延时尽可能一致，延时差异变小，与非门模块进行异或逻辑运算后获得异或门电路的输出信号y，因此y的同一信号相邻脉冲变化减小；同时也增大了对后续电路的驱动能力。
本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。
1.一种减小与非门输入信号延时的异或门电路，包括非门模块和与非门模块，
所述与非门模块包括第一与非门、第二与非门和第三与非门，第三与非门的第一输入端连接第一与非门的输出端，其第二输入端连接第二与非门的输出端，其输出端输出所述异或门电路的输出信号；
所述非门模块包括两个输入端和两个输出端，所述非门模块第一输入端的信号经过反相后从所述非门模块的第一输出端输出到第一与非门的第一输入端，所述非门模块第二输入端的信号经过反相后从所述非门模块的第二输出端输出到第二与非门的第一输入端；
其特征在于，所述异或门电路还包括传输门模块和驱动模块，
所述传输门模块包括恒定导通的第一传输门和第二传输门，第一传输门的两个连接端分别连接所述异或门电路的第一输入信号和所述非门模块的第一输入端，第二传输门的两个连接端分别连接所述异或门电路的第二输入信号和所述非门模块的第二输入端；
所述驱动模块包括第一驱动单元和第二驱动单元，第一驱动单元的输入端连接所述异或门电路的第一输入信号，其输出端连接第二与非门的第二输入端；第二驱动单元的输入端连接所述异或门电路的第二输入信号，其输出端连接第一与非门的第二输入端；
通过调节所述传输门模块和驱动模块的延时，使得第一与非门两个输入端的信号和第二与非门两个输入端的信号都具有尽可能相同的延时。
2.根据权利要求1所述的减小与非门输入信号延时的异或门电路，其特征在于，所述第一传输门和第二传输门具有相同的结构，第一传输门包括第一nmos管和第一pmos管，第一nmos管的栅极和第一pmos管的衬底连接输入电源，第一pmos管的栅极和第一nmos管的衬底接地，第一nmos管的源极和第一pmos管的源极互连并作为第一传输门的一个连接端，第一nmos管的漏极和第一pmos管的漏极互连并作为第一传输门的另一个连接端。
3.根据权利要求1或2所述的减小与非门输入信号延时的异或门电路，其特征在于，所述第一驱动单元和第二驱动单元均包括偶数个级联的反相器。
4.根据权利要求3所述的减小与非门输入信号延时的异或门电路，其特征在于，所述非门模块包括第一反相器和第二反相器，第一反相器的输入端作为所述非门模块的第一输入端，其输出端作为所述非门模块的第一输出端；第二反相器的输入端作为所述非门模块的第二输入端，其输出端作为所述非门模块的第二输出端。
5.根据权利要求4所述的减小与非门输入信号延时的异或门电路，其特征在于，所述第一驱动单元和第二驱动单元均包括两个级联的反相器，所述非门模块和驱动模块中的反相器由mos管构成，将所述驱动模块和传输门模块中的mos管尺寸与所述非门模块中的mos管尺寸设计一致。
技术总结