本发明涉及集成电路，尤其涉及一种混合adc电路及设计方法。
背景技术：
1、在当今的物联网(iot)时代，随着设备复杂性和数据需求的不断增长，需要更高精度的模数转换器(adc)来满足不断升级的处理和通信需求。在各种adc中，增量adc(i-adc)是一种能够实现更高精度转换的优秀选择。然而，尽管i-adc具有高精度的优点，但其转换速度相对较低。
2、i-adc的转换精度是其位数的一个直接函数。简单地说，n位分辨率需要2^n个时钟计数来构建一个完整的数字输出。这是一个复杂的计算过程，需要大量的逻辑操作和存储资源。因此，随着分辨率的提高，所需的时钟计数呈指数级增长，进而导致转换时间的显著增加。
3、换句话说，高分辨率的i-adc需要更多的时间来生成一个完整的数字输出。这是因为在每个时钟周期内，它需要执行更多的计算步骤来获得更精确的结果。虽然这可以确保更高的转换精度，但它也限制了i-adc的转换速度。
4、综上所述，虽然i-adc可以提供出色的高精度转换，但其较低的转换速度使得它在某些应用中可能不是最佳选择。在选择adc时，开发人员必须根据特定应用的需求和限制进行权衡，以确保选择最适合他们需求的设备。
技术实现思路
1、本部分的目的在于概述本发明的实施例的一些方面以及简要介绍一些较佳实施例。在本部分以及本技术的说明书摘要和发明名称中可能会做些简化或省略以避免使本部分、说明书摘要和发明名称的目的模糊，而这种简化或省略不能用于限制本发明的范围。
2、鉴于上述现有存在的问题，提出了本发明。
3、因此，本发明提供了一种混合adc电路及设计方法，能够解决背景技术中提到的问题。
4、为解决上述技术问题，本发明提供如下技术方案，一种混合adc电路，包括：增量模数转换器单元以及逐次逼近寄存器adc单元，
5、所述增量模数转换器单元包括数模转换电路模块、二进制加权电容阵列模块以及第一比较器模块；
6、所述增量模数转换器单元用于分解高字节；
7、所述逐次逼近寄存器adc单元包括连接在二进制加权电容阵列模块上的逻辑电路模块，以及与二进制加权电容阵列模块输出和第一比较器模块相连的第二比较器模块；
8、所述逐次逼近寄存器adc单元用于分解低字节。
9、作为本发明所述的混合adc电路的一种优选方案，其中：所述二进制加权电容阵列模块包括：四个并联电容以及九个通用开关形成的电路，
10、所述并联电容包括第一电容、第二电容、第三电容以及第四电容，所述第一电容大小为1/8cf，第二电容大小为1/8cf，第三电容大小为1/4cf，第四电容大小为1/2cf，所述第一电容、第二电容、第三电容以及第四电容按顺序从左至右形成并联回路；
11、所述通用开关分为一个第一类开关、四个第二类开关以及四个第三类开关，所述增量模数转换器单元中包括一条连接数模转换电路模块、二进制加权电容阵列模块以及第一比较器模块的公用母线，所述四个并联电容分别通过四个第三类开关连接到公用母线上，所述四个第三类开关为并联形式；
12、所述第一类开关与所述第三类开关并联，且所述第一类开关的一侧连接在公用母线上，另一侧连接到第一电容，所述第二类开关分别与所述并联电容形成回路。
13、作为本发明所述的混合adc电路的一种优选方案，其中：所述增量模数转换器单元包括：
14、闭合四个第二类开关，对所述二进制加权电容阵列模块中的并联电容中的电荷进行复位；
15、再闭合第一类开关，所述数模转换电路中的电容开始存储电荷，完成采样操作；
16、断开第一类开关，闭合四个第三类开关，获取所述二进制加权电容阵列模块中的并联电容存储的电容和，完成积分与dac差分操作；
17、重复采样操作以及积分与dac差分操作共次，直至所述二进制加权电容阵列模块中的并联电容存储的电容和大于第一阈值vcm，第一比较器模块的输出变为高电平，计数器的数量增加，所计数据成为增量模数转换器的数字输出。
18、作为本发明所述的混合adc电路的一种优选方案，其中：所述逐次逼近寄存器adc单元包括：
19、所述增量模数转换器单元通过次运算后，残留信号保留在二进制加权电容阵列模块中；
20、所述逐次逼近寄存器adc单元低字节分解的操作为：
21、根据所述二进制加权电容阵列模块的残留信号，通过时序控制图来控制所述逻辑电路模块中的开关逻辑，获取第一字节，所述逐次逼近寄存器adc单元的第一字节是在第一个时钟周期由第四电容与所述逻辑电路模块中的第一开关决定；第二字节是在第二个时钟周期由第三电容与所述逻辑电路模块中的第二开关决定；由其他时钟周期确定其他字节。
22、作为本发明所述的混合adc电路的一种优选方案，其中：还包括：
23、混合adc电路输出包括：
24、在经过时钟周期后，所述增量模数转换器单元的输出为
25、
26、其中，为第一比较器模块的测定结果，其值为1或-1，vin以及vref表示混合adc电路的两个输入。
27、作为本发明所述的混合adc电路的一种优选方案，其中：所述混合adc电路输出还包括：
28、在个时钟之后，所述二进制加权电容阵列模块的顶板电压值为：
29、
30、其中，di(i＝1,2,3…n2)是第二比较器模块在i个时钟后的判断结果，为1或-1。
31、作为本发明所述的混合adc电路的一种优选方案，其中：所述混合adc电路输出还包括：
32、混合adc数字输出dout为：
33、
34、其中，为第一比较器模块的测定结果，其值为1或-1，vin以及vref表示混合adc电路的两个输入，di(i＝1,2,3…n2)是第二比较器模块在i个时钟后的判断结果，为1或-1。
35、一种混合adc电路设计方法，其特征在于，包括：
36、设计并联电容和通用开关，以及二进制加权电容阵列模块，用于实现电荷再分配和二进制编码；
37、设计增量模数转换器单元，用于实现采样、积分与dac差分操作，以及重复操作直至电容和大于第一阈值；
38、设计逐次逼近寄存器adc单元，用于低字节分解，根据残留信号控制逻辑电路模块中的开关逻辑获取第一字节，并在多个时钟周期内确定其他字节；
39、设计混合adc电路输出，包括在经过多个时钟周期后，根据第一比较器模块的测定结果以及第二比较器模块的判断结果确定混合adc数字输出。
40、一种计算机设备，包括存储器和处理器，所述存储器存储有计算机程序，其特征在于，所述处理器执行所述计算机程序时实现如上所述的方法的步骤。
41、一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现如上所述的方法的步骤。
42、本发明的有益效果：本发明提出一种混合adc电路及设计方法，设计并联电容和通用开关，以及二进制加权电容阵列模块，用于实现电荷再分配和二进制编码；设计增量模数转换器单元，用于实现采样、积分与dac差分操作，以及重复操作直至电容和大于第一阈值；设计逐次逼近寄存器adc单元，用于低字节分解，根据残留信号控制逻辑电路模块中的开关逻辑获取第一字节，并在多个时钟周期内确定其他字节；设计混合adc电路输出，包括在经过多个时钟周期后，根据第一比较器模块的测定结果以及第二比较器模块的判断结果确定混合adc数字输出。可以使adc精确转换数据的同时，有效缩短转换时间。
1.一种混合adc电路，其特征在于，包括：增量模数转换器单元以及逐次逼近寄存器adc单元，
2.如权利要求1所述的混合adc电路，其特征在于，所述二进制加权电容阵列模块包括：四个并联电容以及九个通用开关形成的电路，
3.如权利要求2所述的混合adc电路，其特征在于，所述增量模数转换器单元包括：
4.如权利要求3所述的混合adc电路，其特征在于，所述逐次逼近寄存器adc单元包括：
5.如权利要求4所述的混合adc电路，其特征在于，还包括：
6.如权利要求5所述的混合adc电路，其特征在于，所述混合adc电路输出还包括：
7.如权利要求6所述的混合adc电路，其特征在于，所述混合adc电路输出还包括：
8.一种混合adc电路设计方法，其特征在于，包括：
9.一种计算机设备，包括存储器和处理器，所述存储器存储有计算机程序，其特征在于，所述处理器执行所述计算机程序时实现权利要求8所述的方法的步骤。
10.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利要求8所述的方法的步骤。
