本发明涉及数据传输技术领域，特别涉及到通过多进制pam-m编码进行双向容错传输的技术。
背景技术：
随着自动驾驶与辅助驾驶技术的快速发展，车载电子系统对数据高速传输的需求与日俱增，有线传输技术利用线缆来传输数据，由于有线传输与无线传输相比速度更快也更稳定、同时具有较高的安全性，因此获得了大规模的采用。
车载数据传输中主要应用为车载雷达数据、显示屏视频数据及摄像头数据等。显示屏与摄像头图像分辨率经历了快速发展的阶段，目前已经由标清及高清(1080p)升级到了超高清(2k/4k)，再加上摄像头的多次曝光技术和显示屏广色域技术的普及，对数据传输速度提出了更高的要求。
车载数据传输中要求可以在同一根线缆上同时传输正向数据与反向数据，车载应用中一般正向数据的速率远远大于反向数据，例如在摄像头应用中，正向数据为实时高清或超高清视频数据，正向数据带宽可以达到10gbps或更高，而反向数据一般为编程摄像头的i2c接口的低速控制数据。
现有技术中已经使用多进制pam-m编码进行数据传输，与nrz编码相比，以pam-m编码为代表的多进制编码(m＝2n，n为整数并且n>1)具有所需线缆带宽低的优点，但pam-m的眼图幅度比nrz编码小9.6db,对噪音、信号失真及电路的线性度更加敏感。
长距离传输中经常使用交流耦合，以消除收发两端地电平电压差对信号的影响，但交流耦合无法传输信号中的直流分量，如果信号中带有直流分量，将出现基带漂移现象，基带漂移会造成信号信噪比减低，误码率增加。
例如现有的10gbps车载以太网技术中使用了pam-m编码，但其使用的pam-m编码中带有直流分量，经过交流耦合后会造成基带漂移现象，虽然在电路中可以使用专用的基带漂移消除电路，但在增加成本与复杂性的同时，基带漂移消除电路也无法完全消除基带漂移带来的信噪比减低，误码率增加等不利影响。
针对这一问题，本发明提出了一种带有纠错编码的m进制直流平衡编码方法，使用pam-m编码降低对线缆带宽的要求，同时所产生的pam-m数据为直流平衡数据，数据中不带有直流分量，在通过纠错编码提高系统传输稳定性的同时，通过pam-m直流平衡编码从根本上消除基带漂移现象，从而提高信噪比，降低误码率。pam-m直流平衡编码的另一个好处是其除了不含有直流分量外，其能量主要集中在高频频谱部分，从而低频频谱可以用来同时传输速率较低的反向数据。
技术实现要素：
为了解决现有技术中的问题，本发明采用的技术方案是：作为本发明的一种pam-m容错传输系统，包括容错发送装置、容错接收装置、线缆，容错发送装置通过线缆连接容错接收装置，
容错发送装置发送正向数据到线缆，正向数据为直流平衡的正向m进制数据，其由连续的m进制符号组成，直流平衡的正向m进制数据经过纠错编码，
容错接收装置发送反向数据到线缆，
线缆上同时传输正向数据及反向数据，
反向数据速率低于正向数据速率，反向数据的能量在频谱的低频部分，正向数据的能量在频谱的高频部分，
容错接收装置包括正向数据接收模块，其从线缆接收并分离出正向数据，
容错发送装置包括反向数据接收模块，其从线缆接收并分离出反向数据，
所述m＝2n,n为整数并且n>1。
优选地，所述反向数据接收模块包括低通滤波电路。
优选地，所述正向数据接收模块包括高通滤波电路。
优选地，所述直流平衡的正向m进制数据还经过加扰操作。
进一步地，所述加扰操作将被加扰数据与扰码序列按位进行异或操作，扰码序列为伪随机序列。
优选地，所述正向数据为添加有m进制同步块的直流平衡的正向m进制数据，
m进制同步块包括m进制同步码与同步块校验码，或者m进制同步块只包括m进制同步码，
m进制同步码为不出现在正常的直流平衡m进制数据流中的特殊的对齐序列，容错接收装置利用m进制同步码对齐数据，
当m进制同步块包括同步块校验码时，所述同步块校验码用于校验m进制同步块正确与否。
进一步地，当所述m进制同步块包括同步块校验码时，所述同步块校验码用于纠正m进制同步块数据错误。
进一步地，所述正向数据为添加有m进制同步块的直流平衡的正向m进制数据，
m进制同步块包括m进制同步码、扰码初始值与同步块校验码，或者m进制同步块只包括m进制同步码与扰码初始值，
m进制同步码为不出现在正常的直流平衡m进制数据流中的特殊的对齐序列，容错接收装置利用m进制同步码对齐数据，
容错接收装置利用扰码初始值初始化扰码序列，
当m进制同步块包括同步块校验码时，所述同步块校验码用于校验m进制同步块正确与否。
进一步地，当所述m进制同步块包括同步块校验码时，所述同步块校验码用于纠正m进制同步块数据错误。
优选地，所述直流平衡的正向m进制数据经过下述步骤产生：
容错发送装置接收正向发送数据,将正向发送数据拆分为n个拆分后二进制数据，对n个拆分后二进制数据分别进行纠错编码，再对纠错编码后的数据分别进行二进制直流平衡编码形成n个直流平衡二进制数据,最后将形成的n个直流平衡二进制数据进行合成，形成直流平衡的正向m进制数据。
进一步地，所述直流平衡的正向m进制数据经过下述步骤产生：
容错发送装置接收正向发送数据，将正向发送数据拆分为n个拆分后二进制数据，对n个拆分后二进制数据分别进行纠错编码，形成n个纠错编码后数据，然后对n个纠错编码后数据分别进行加扰操作，形成n个二进制扰码后数据，再分别对n个二进制扰码后数据进行直流平衡二进制编码，形成n个直流平衡二进制数据，最后将形成的n个直流平衡二进制数据进行合成，形成直流平衡的正向m进制数据，
进一步地，所述直流平衡的正向m进制数据经过下述步骤产生：
容错发送装置接收正向发送数据，将正向发送数据拆分为n个拆分后二进制数据，对n个拆分后二进制数据分别进行加扰操作，然后对加扰后的数据分别进行纠错编码，再对纠错编码后的数据分别进行二进制直流平衡编码形成n个直流平衡二进制数据,最后将形成的n个直流平衡二进制数据进行合成，形成直流平衡的正向m进制数据。
进一步地，所述直流平衡的正向m进制数据由连续的m进制符号组成，m进制符号可以由n个比特表示(因为m＝2n)，将n个直流平衡二进制数据进行合成的方法为将m进制符号在n个直流平衡二进制数据中的n个对应比特分别不重叠的安排到表示m进制符号的n个比特的位置。
进一步地，所述纠错编码为reed-solomon纠错编码。
进一步地，所述二进制直流平衡编码为8b/10b编码或9b/10b编码。
作为本发明的一种生成直流平衡m进制数据的方法，直流平衡m进制数据由容错发送装置生成，
容错发送装置接收发送数据，将发送数据拆分为n个拆分后二进制数据，对n个拆分后二进制数据分别进行纠错编码，再对纠错编码后的数据分别进行二进制直流平衡编码形成n个直流平衡二进制数据,最后将形成的n个直流平衡二进制数据进行合成，形成直流平衡m进制数据，
所述m＝2n,n为整数并且n>1。
作为本发明的一种生成直流平衡m进制数据的方法，直流平衡m进制数据由容错发送装置生成，
容错发送装置接收发送数据，将发送数据拆分为n个拆分后二进制数据，对n个拆分后二进制数据分别进行纠错编码，形成n个纠错编码后数据，然后对n个纠错编码后数据分别进行加扰操作，形成n个二进制扰码后数据，再分别对n个二进制扰码后数据进行直流平衡二进制编码，形成n个直流平衡二进制数据，最后将形成的n个直流平衡二进制数据进行合成，形成直流平衡m进制数据，
所述m＝2n,n为整数并且n>1。
作为本发明的一种生成直流平衡m进制数据的方法，直流平衡m进制数据由容错发送装置生成，
容错发送装置接收发送数据，将发送数据拆分为n个拆分后二进制数据后，对n个拆分后二进制数据分别进行加扰操作，然后对加扰后的数据分别进行纠错编码，再对纠错编码后的数据分别进行二进制直流平衡编码形成n个直流平衡二进制数据,最后将形成的n个直流平衡二进制数据进行合成，形成直流平衡m进制数据，
所述m＝2n,n为整数并且n>1。
优选地，所述直流平衡m进制数据由连续的m进制符号组成，m进制符号可以由n个比特表示(因为m＝2n)，将n个直流平衡二进制数据进行合成的方法为将m进制符号在n个直流平衡二进制数据中的n个对应比特分别不重叠的安排到表示m进制符号的n个比特的位置。
优选地，所述纠错编码为reed-solomon纠错编码。
优选地，所述二进制直流平衡编码为8b/10b编码或9b/10b编码。
优选地，容错发送装置添加m进制同步块到直流平衡m进制数据中，形成带同步块的直流平衡m进制数据，
m进制同步块包括m进制同步码与同步块校验码，或者m进制同步块只包括m进制同步码，
m进制同步码为不出现在正常的直流平衡m进制数据流中的特殊的对齐序列，m进制同步码用于对齐数据，
当m进制同步块包括同步块校验码时，所述同步块校验码用于校验m进制同步块正确与否。
进一步地，当所述m进制同步块包括同步块校验码时，所述同步块校验码用于纠正m进制同步块数据错误。
优选地，所述加扰操作将被加扰数据与扰码序列按位进行异或操作，扰码序列为伪随机序列，
容错发送装置添加m进制同步块到直流平衡m进制数据中，形成带同步块的直流平衡m进制数据，
m进制同步块包括m进制同步码、扰码初始值与同步块校验码，或者m进制同步块只包括m进制同步码与扰码初始值，
m进制同步码为不出现在正常的直流平衡m进制数据流中的特殊的对齐序列，m进制同步码用于对齐数据，
扰码初始值用于初始化扰码序列，
当m进制同步块包括同步块校验码时，所述同步块校验码用于校验m进制同步块正确与否。
进一步地，当所述m进制同步块包括同步块校验码时，所述同步块校验码用于纠正m进制同步块数据错误。
本发明的有益效果是：
本发明提出了一种将数据拆分为n个二进制数据，分别进行纠错编码、加扰操作，再进行二进制直流平衡编码，最后将n个分别纠错编码的二进制直流平衡数据合成为m进制直流平衡数据进行数据容错传输的方法，本发明进而提出了一种pam-m容错传输系统，其在线缆上同时传输正向数据及反向数据，正向数据使用m进制直流平衡编码，反向数据速率低于正向数据速率，反向数据的能量在频谱的低频部分，正向数据的能量在频谱的高频部分，正向数据的能量的主要部分与反向数据的能量的主要部分在频谱上错开或大部分错开，达成简化电路设计，降低数据错误率的有益效果。
本发明还在上述基础上，提出在正向m进制直流平衡数据中添加m进制同步块，如果在传输过程中因为干扰或其他原因导致接收端失去同步，接收端可以利用m进制同步块快速重新对齐数据，重新初始化扰码使用的伪随机序列，进而快速恢复接收正确数据。
附图说明
下面结合附图和实施例对本发明进一步说明：
图1是本发明pam-m容错传输系统实施例之模块图及应用示意图。
图2是本发明pam-m容错传输系统的m进制容错编码模块的实施例之模块图及应用示意图。
图3是本发明pam-m容错传输系统的第一串行接口的实施例之模块图及应用示意图。
图4是本发明pam-m容错传输系统的第二串行接口的实施例之模块图及应用示意图。
图5是本发明pam-m容错传输系统的拆分模块的实施例之模块图及应用示意图。
图6是本发明pam-m容错传输系统的纠错编码模块的实施例之模块图及应用示意图。
图7是本发明pam-m容错传输系统的二进制加扰模块的实施例之模块图及应用示意图。
图8是本发明pam-m容错传输系统的二进制直流平衡编码模块的实施例之模块图及应用示意图。
图9是本发明pam-m容错传输系统的合成模块的实施例之模块图及应用示意图。
图10是本发明pam-m容错传输系统的同步块添加模块的实施例之模块图及应用示意图。
其中：
1容错发送装置2容错接收装置
3线缆
11m进制容错编码模块
111编码输入端口112编码输出端口
12第一串行接口
121第一串行接口输入端口122第一串行接口线缆端口
123反向接收数据输出端口
124正向数据驱动模块125反向数据接收模块
13反向数据解码模块14同步块添加模块
21反向数据编码模块
22第二串行接口
221第二串行接口输入端口222第二串行接口线缆端口
223正向接收数据输出端口
224反向数据驱动模块225正向数据接收模块
23正向数据解码模块
24同步块删除模块
114拆分模块
1141拆分模块输入端口
1142-1至1142-n拆分模块输出端口
115纠错编码模块
116二进制加扰模块
117二进制直流平衡编码模块
118合成模块
1181-1至1181-n合成模块输入端口
1182合成模块输出端口
100正向发送数据101正向m进制数据
102带同步块的正向m进制数据
103反向接收数据
1101拆分后二进制数据1102纠错编码后数据
1103二进制扰码后数据1104直流平衡二进制数据
200反向发送数据201反向编码后数据
202接收端正向m进制数据
203正向接收数据
具体实施方式
下面结合附图中的实施例对本发明pam-m容错传输系统及方法做进一步说明。
如图1所示，为本发明pam-m容错传输系统之实施例，在该实施例中，pam-m容错传输系统包括容错发送装置1、容错接收装置2、线缆3，容错发送装置1通过线缆3连接容错接收装置2。
容错发送装置1包括m进制容错编码模块11、第一串行接口12、反向数据解码模块13，容错发送装置1还可以包括同步块添加模块14。
容错接收装置2包括反向数据编码模块21、第二串行接口22、正向数据解码模块23、容错接收装置2还可以包括同步块删除模块24。
如图2所示，为m进制容错编码模块11之实施例，m进制容错编码模块11包括编码输入端口111、编码输出端口112，拆分模块114、n个纠错编码模块115、n个二进制直流平衡编码模块117、合成模块118，m进制容错编码模块11还可以包括n个二进制加扰模块116。
本发明中m＝2n，n为整数并且n>1。
拆分模块114包括拆分模块输入端口1141、n个拆分模块输出端口1142-1至1142-n，拆分模块输入端口1141连接着编码输入端口111。
合成模块118包括n个合成模块输入端口1181-1至1181-n、合成模块输出端口1182，合成模块输出端口1182连接着编码输出端口112。
正向发送数据100连接到编码输入端口111，并通过编码输入端口111连接到拆分模块输入端口1141。
如图5所示，为拆分模块114之实施例，拆分模块114将正向发送数据100拆分为n个拆分后二进制数据1101，如图5所示实施例中，拆分后二进制数据1101由连续的二进制m块组成，每个m块为p比特长，通过拆分模块输出端口1142-1输出的拆分后二进制数据1101表示为…m1,0m1,1m1,2m1,3…，通过拆分模块输出端口1142-2输出的拆分后二进制数据1101表示为…m2,0m2,1m2,2m2,3…，通过拆分模块输出端口1142-n输出的拆分后二进制数据1101表示为…mn,0mn,1mn,2mn,3…，其中mn,i为一个m块，n＝1至n对应拆分模块输出端口1142-1至1142-n，i＝…0,1,2…为m块序列号。
拆分模块114将正向发送数据100拆分为n个拆分后二进制数据1101的方法可以有多种，本发明不依赖于特定的拆分方法。
作为一种拆分方法，拆分模块114可以将正向发送数据100分为连续的p比特长度块，将正向发送数据100中p比特长度块顺序分配到拆分模块输出端口1142-1至拆分模块输出端口1142-n，并循环往复，基于此拆分方法，与图5所示拆分模块输出端口1142-1至1142-n输出的n个拆分后二进制数据1101对应的正向发送数据100的序列为…m1,0m2,0…mn,0m1,1m2,1…mn,1m1,2m2,2…mn,2m1,3m2,3…mn,3…。
如图6所示，为纠错编码模块115之实施例。
拆分模块输出端口1142-1至1142-n分别连接n个纠错编码模块115的输入端，纠错编码模块115接收拆分后二进制数据1101，将拆分后二进制数据1101分组，为每组添加校验数据，生成二进制fec块。
如图6所示实施例中，拆分后二进制数据1101表示为由连续的二进制m块组成，称为mn,i，其中n＝1至n对应拆分模块输出端口1142-1至1142-n，i＝…0,1,2…为m块序列号,每个mn,i为p比特长，图6所示纠错编码模块115将拆分后二进制数据1101分组，每组为l个二进制m块，并按照纠错编码算法为每组l个二进制m块添加k个校验块，生成二进制fec块，校验块表示为pn,j,i,其中n＝1至n对应拆分模块输出端口1142-1至1142-n，i＝0至k-1表示k个校验块，j＝…0,1,2…为二进制fec块序列号，每个pn,j,i为p比特长，连续的二进制fec块形成纠错编码后数据1102，通过纠错编码模块115的输出端输出。
上述fec为forwarderrorcorrection即前向纠错编码的缩写，本发明中，前向纠错编码也称为纠错编码。
图6所示纠错编码模块115之实施例中纠错编码算法可以为reed-solomon算法，其每个符号(symbol)为p比特长，每个二进制fec块由l k个p比特长的符号组成，l k最大为2p-1，reed-solomon算法中的符号对应一个m块或校验块，reed-solomon算法最多可纠错k/2个符号错误。
纠错编码模块115中纠错编码算法也可以为其他纠错编码算法，并也可以使用与图6所示纠错编码模块115之实施例不同的数据分组方法，在此不再一一举例。
m进制容错编码模块11还可以包括n个二进制加扰模块116，如图7所示，为二进制加扰模块116之实施例。
当m进制容错编码模块11包括n个二进制加扰模块116时，n个纠错编码模块115的输出端分别连接n个二进制加扰模块116的输入端，二进制加扰模块116接收纠错编码后数据1102，二进制加扰模块116的加扰操作为将接收的被加扰数据即纠错编码后数据1102按位与扰码序列进行xor(异或)操作，生成二进制扰码后数据1103并通过二进制加扰模块116输出端输出，二进制扰码后数据1103由连续的扰码后二进制fec块组成，每个扰码后二进制fec块由l个ms块及k个扰码后校验块组成，ms块表示为msn,i，其中n＝1至n对应拆分模块输出端口1142-1至1142-n，i＝…0,1,2…为ms块序列号,每个msn,i为p比特长，msn,i由mn,i与扰码序列对应位按位xor生成，扰码后校验块表示为psn,j,i,其中n＝1至n对应拆分模块输出端口1142-1至1142-n，i＝0至k-1表示k个扰码后校验块，j＝…0,1,2…为扰码后二进制fec块序列号，每个psn,j,i为p比特长，psn,j,i由pn,j,i与扰码序列对应位按位xor生成。
图7所示二进制加扰模块116实施例中的扰码序列可以为伪随机序列，伪随机序列可以通过线性反馈移位寄存器(lfsr)生成，扰码序列即伪随机序列的初始化可以以独立于本发明之外的方式完成，也可以以本发明中同步块添加模块14添加m进制同步块的方式实现。
加扰功能可以有多种实现方法，本发明并不限定二进制加扰模块116的功能通过以与扰码序列按位xor的方式实现。
如图8所示，为二进制直流平衡编码模块117之实施例。
n个二进制加扰模块116的输出端分别连接n个二进制直流平衡编码模块117的输入端，二进制直流平衡编码模块117接收二进制扰码后数据1103，二进制直流平衡编码算法将p比特长的msn,i及p比特长的psn,j,i编码到对应的q比特长的mn,i块及q比特长的pn,j,i块,生成直流平衡二进制数据1104，并通过二进制直流平衡编码模块117输出端输出，直流平衡二进制数据1104由连续的直流平衡二进制fec块组成，每个直流平衡二进制fec块由l个mn,i块及k个pn,j,i块组成。
本发明可以使用任何二进制直流平衡编码算法，常用的二进制直流平衡编码算法为8b/10b算法，其p＝8,q＝10，由8b/10b算法产生的10比特数据块形成的数据流可以保证不含有超过5个连续的0或1，其在实现直流平衡的同时(数据流不含有直流分量)，也可以有效去除数据流中的低频分量，从而使得低频频谱可以用于其它功能如反向数据的传输。
8b/10b算法也可以生成特殊的10比特序列，在正常的数据流中不会出现此类特殊的10比特序列，当在正常的数据流中有意识的插入此类特殊的比特序列时，可以用于10比特块的对齐功能，本发明中称此类序列为对齐序列。
二进制直流平衡编码算法还包括9b/10b算法，其p＝9,q＝10，由9b/10b算法产生的10比特数据块形成的数据流可以保证不含有超过7个连续的0或1，其在实现直流平衡的同时(数据流不含有直流分量)，也可以有效去除数据流中的低频分量，从而使得低频频谱可以用于其它功能如反向数据的传输。
9b/10b算法也可以生成特殊对齐序列，在正常的数据流中不会出现此类对齐序列，可以用于10比特块的对齐功能。
其它的二进制直流平衡编码算法还包括7b/8b、16b/18b等，在此不再一一描述。
通过二进制直流平衡编码生成的数据流由连续的二进制比特位组成，每个二进制比特位取值为0或1，并且截取任意一段，其中0的个数与1的个数的差值在一个给定的阈值之下，不随所截取段的长度增加而增加。
当使用nrz编码发送时，即1发送 1v，0发送-1v，则截取任意一段二进制直流平衡编码生成的数据流，所截取段的累加的发送电压值都在一个给定的阈值之下，不随所截取段的长度增加而增加，从而实现直流平衡的目的。
图2所示实施例中，先分别对n个拆分后二进制数据1101进行纠错编码，然后对纠错编码后的数据进行扰码操作，再进行二进制直流平衡编码。
当m进制容错编码模块11包括n个二进制加扰模块116时，还可以使用另外一种顺序(未在本发明图中示出)，即n个拆分后二进制数据1101先分别经过n个二进制加扰模块116进行加扰，然后对加扰后的数据分别经过n个纠错编码模块115进行纠错编码，再对纠错编码后的数据分别经过n个二进制直流平衡编码模块117进行二进制直流平衡编码。
m进制容错编码模块11还可以不包括二进制加扰模块116，当m进制容错编码模块11不包括二进制加扰模块116时，n个拆分后二进制数据1101分别经过n个纠错编码模块115进行纠错编码，然后不经过扰码的纠错编码后数据就分别经过n个二进制直流平衡编码模块117进行二进制直流平衡编码。
如图9所示，为合成模块118之实施例。
合成模块118包括合成模块输出端口1182、n个合成模块输入端口1181-1至1181-n。
n个合成模块输入端口1181-1至1181-n分别连接n个二进制直流平衡编码模块117的输出端，n个合成模块输入端口1181-1至1181-n分别接收n个直流平衡二进制数据1104，并且将n个直流平衡二进制数据1104的n个对应比特，合成一个m进制符号(symbol)。
以m1,0[1]表示通过合成模块输入端口1181-1接收的直流平衡二进制数据1104的m1,0块的bit1,以m2,0[1]表示通过合成模块输入端口1181-2接收的直流平衡二进制数据1104的m2,0块的bit1，以此类推，mn,0[1]表示通过合成模块输入端口1181-n接收的直流平衡二进制数据1104的mn,0块的bit1，以sm0的第一个m进制符号sym1为例，m1,0[1]，m2,0[1]，…，mn,0[1]为其n个对应比特。
一个m进制符号可以用n个比特表示(因为m＝2n)，即可以用{bn,…,b2,b1}表示一个m进制符号，其中b1，b2,…,bn分别为一个二进制比特位，合成模块118的合成方法为将m进制符号的n个对应比特分别不重叠的安排到{bn,…,b2,b1}的位置，也就是合成模块118的合成方法为将m进制符号的n个对应比特分别不重叠的安排到表示m进制符号的n个比特的位置。
以sm0的第一个m进制符号sym1为例，m1,0[1]，m2,0[1]，…，mn,0[1]为其n个对应比特，当bn＝mn,0[1],…,b2＝m2,0[1],b1＝m1,0[1]时，合成的sm0第一个m进制符号sym1＝{mn,0[1]，…，m2,0[1]，m1,0[1]}，当bn＝m1,0[1],…,b2＝mn-1,0[1],b1＝mn,0[1]时，合成的sm0第一个m进制符号sym1＝{m1,0[1]，…，mn-1,0[1]，mn,0[1]}。
可以有多种排列的方式将m进制符号的n个对应比特分别不重叠的安排到{bn,…,b2,b1}的位置，本实施中可以选择任意一种排列方式。
在图9所示合成模块118之实施例中，sm0由m1,0，m2,0，…，mn,0合成而来，sm0包含有q个m进制符号，每个m进制符号都使用上述合成方法合成而来。
将n个合成模块输入端口1181-1至1181-n分别接收的n个直流平衡二进制数据1104按照上述合成方法合成，生成正向m进制数据101，通过合成模块输出端口1182及与其连接的编码输出端口112输出，正向m进制数据101经过了纠错编码，并且可选的经过了加扰操作，正向m进制数据101由连续的m进制符号组成，并组成直流平衡m进制fec块，每个直流平衡m进制fec块由l个m进制sm块及k个m进制sp块组成，sm块表示为smi，i＝…0,1,2…为sm块序列号,每个smi由q个m进制符号组成，smi块由m1,i，m2,i，…，mn,i合成而来，sp块表示为spj,i,i＝0至k-1表示k个m进制校验块，j＝…0,1,2…为直流平衡m进制fec块序列号，每个spj,i由q个m进制符号组成，spj,i由p1,j,i，p2,j,i，…，pn,j,i合成而来。
正向m进制数据101由连续的m进制符号组成，每个m进制符号表示为{bn,…,b2,b1}，其中b1，b2,…,bn分别为一个二进制比特位，b1，b2,…,bn分别来自于n个直流平衡二进制数据1104的n个对应比特。
对m进制符号{bn,…,b2,b1}，其m进制串行发送电压为：
m进制串行发送电压＝(vn vn-1… v2 v1)乘以r,其中r为一个比例系数，用于调整发送电压幅度，并且：
vn＝ 2n-1v(如果bn＝1)或-2n-1v(如果bn＝0)
vn-1＝ 2n-2v(如果bn-1＝1)或-2n-2v(如果bn-1＝0)
……
v2＝ 21v＝ 2v(如果b2＝1)或-21v＝-2v(如果b2＝0)
v1＝ 20v＝ 1v(如果b1＝1)或-20v＝-1v(如果b1＝0)
因为b1，b2,…,bn分别来自于n个直流平衡二进制数据1104的n个对应比特，则截取正向m进制数据101的任意一段，所截取段的累加的发送电压值都在一个给定的阈值之下，不随所截取段的长度增加而增加，从而正向m进制数据101也是直流平衡的，不含有直流分量。
本发明中m＝2n，n为整数并且n>1，m称为进制数，进制数大于2时，称为多进制数据，因此m进制数据也称为多进制数据，直流平衡m进制数据也称为m进制直流平衡数据、多进制直流平衡数据或直流平衡多进制数据。
图1所示实施例中，容错发送装置1还可以包括同步块添加模块14，当包括同步块添加模块14时，编码输出端口112连接同步块添加模块14的输入端口，同步块添加模块14的输出端口连接第一串行接口输入端口121，容错发送装置1中所述虚线不连接。
如图10所示，为同步块添加模块14之实施例。
同步块添加模块14的输入端口接收正向m进制数据101，并在一个或多个直流平衡m进制fec块之前添加m进制同步块，m进制同步块由m进制同步码、扰码初始值、同步块校验码组成，其中扰码初始值与同步块校验码为可选，m进制同步块也可以只包括m进制同步码，或者只包括m进制同步码与扰码初始值，或者只包括m进制同步码及同步块校验码。
在图8二进制直流平衡编码模块117的描述中，我们描述了二进制直流平衡编码算法可以生成特殊的比特序列，在正常的二进制直流平衡数据流中不会出现此类特殊的比特序列，当在正常的二进制直流平衡数据流中有意识的插入此类特殊的比特序列时，可以用于比特块的对齐功能，每个比特块的长度为q个比特，此类序列称为对齐序列。同样的，也可以生成并插入在正常的m进制直流平衡数据流中不会出现的特殊的对齐序列，用于m进制块的对齐，这里每个m进制块的长度为q个m进制符号，在图9的描述中，sm块及sp块就是这样的m进制块。
m进制同步码就是这样的用于m进制块的对齐的特殊的对齐序列，正向m进制数据101为正常的m进制直流平衡数据流，其中不会出现m进制同步码这样的对齐序列，m进制同步码的一种生成方法是将n个二进制的对齐序列合成为一个m进制的对齐序列，作为m进制同步码，合成的方法可以基于如图9描述中所示的合成方法。
在图7所示二进制加扰模块116实施例中的扰码序列，为伪随机序列，伪随机序列可以通过线性反馈移位寄存器(lfsr)生成，伪随机序列的初始化可以以独立于本发明之外的方式完成，也可以初始化为m进制同步块中的扰码初始值。
m进制同步块还可以包括同步块校验码，当包括同步块校验码时，同步块校验码用于校验m进制同步块正确与否。
当同步块校验码由纠错编码算法生成时，同步块校验码还可用于纠正m进制同步块数据错误。
同步块添加模块14将正向m进制数据101分组，每一组包括一个或多个直流平衡m进制fec块，同步块添加模块14在每一组之前添加m进制同步块，形成带同步块的正向m进制数据102并通过同步块添加模块14输出端口输出。
接收端可以利用m进制同步块中的m进制同步码对齐数据即m进制块，另外添加m进制同步块的好处为如果在传输过程中，因为干扰或其他原因导致接收端失去了同步，接收端可以利用m进制同步块快速重新对齐数据，并且如果存在二进制加扰模块116，可以用扰码初始值重新初始化伪随机序列，实现正确解扰，进而快速恢复接收正确的数据。
当容错发送装置1包括同步块添加模块14时，同步块添加模块14的输出端口连接第一串行接口输入端口121，容错发送装置1中所述虚线不连接，第一串行接口12通过第一串行接口输入端口121接收带同步块的正向m进制数据102，当容错发送装置1不包括同步块添加模块14时，m进制容错编码模块11的编码输出端口112通过虚线连接第一串行接口输入端口121，第一串行接口12通过第一串行接口输入端口121接收正向m进制数据101。
如图3所示，为第一串行接口12之实施例。
第一串行接口12包括正向数据驱动模块124、反向数据接收模块125。
正向数据驱动模块124从第一串行接口输入端口121接收m进制数据，m进制数据由连续的m进制符号组成，m进制数据可以为正向m进制数据101或带同步块的正向m进制数据102。
由图9描述中所示，正向数据驱动模块124根据接收到的m进制符号{bn,…,b2,b1}，确定其m进制串行发送电压，从而将正向数据通过与其相连的第一串行接口线缆端口122驱动到线缆3：
m进制串行发送电压＝(vn vn-1… v2 v1)乘以r,其中r为一个比例系数，用于调整发送电压幅度，并且：
vn＝ 2n-1v(如果bn＝1)或-2n-1v(如果bn＝0)
vn-1＝ 2n-2v(如果bn-1＝1)或-2n-2v(如果bn-1＝0)
……
v2＝ 21v＝ 2v(如果b2＝1)或-21v＝-2v(如果b2＝0)
v1＝ 20v＝ 1v(如果b1＝1)或-20v＝-1v(如果b1＝0)
线缆3的另一端连接第二串行接口线缆端口222，线缆3上同时传输第一串行接口12通过正向数据驱动模块124驱动的正向数据及第二串行接口22驱动的反向数据。
正向数据为直流平衡的m进制数据，不含有直流分量，而且因为正向m进制数据由n个直流平衡的二进制数据合成产生，而n个直流平衡的二进制数据中连续的0及连续1的数量有较小的上限，如二进制直流平衡编码算法为8b/10b算法时，连续的0或连续的1的数量可以不超过5个，二进制直流平衡编码算法为9b/10b算法时，连续的0或连续的1的数量可以不超过7个，因此，在合成的正向m进制数据中，连续相同的m进制符号个数也有较小的上限，因此正向m进制数据的能量在频谱的高频部分，低频部分可以用来传输反向数据。
反向数据速率低于正向数据速率，反向数据的能量在频谱的低频部分，正向数据的能量在频谱的高频部分，当正向数据的能量的主要部分与反向数据的能量的主要部分在频谱上错开或大部分错开时，正向数据与反向数据的接收电路可以简化，反向数据接收电路只通过或主要通过低通滤波就可以将反向数据从线缆3上同时传输的正向数据与反向数据分离出来，正向数据接收电路只通过或主要通过高通滤波就可以将正向数据从线缆3上同时传输的正向数据与反向数据分离出来。
当线缆3较长时，容错发送装置1与容错接收装置2往往通过交流耦合的方式相连接，以解决可能的容错发送装置1与容错接收装置2地平面电位差的影响。交流耦合的方式一般为电容耦合或变压器耦合，交流耦合时，交流耦合电路存在于容错发送装置1到容错接收装置2的路径上，包括存在于线缆3中。
容错发送装置1与容错接收装置2中的正向数据接收电路与反向数据接收电路中也可能包含交流耦合电路。
正向数据与反向数据的直流分量不能通过交流耦合电路，正向数据或反向数据不是直流平衡数据时，正向数据或反向数据中存在直流分量，因为直流分量不能通过交流耦合电路，接收端将出现基线漂移(baselinewandering)现象，基线漂移会降低数据的信噪比，增加数据接收错误率。
所以当数据不是直流平衡数据时，一般在接收电路中需要增加基线漂移消除电路，从而增加电路的复杂性，而基线漂移消除电路也存在误差，并不能完全消除基线漂移对信号的不利影响。
因此正向数据通过直流平衡m进制数据传输，可以不需要在正向数据接收电路中使用基线漂移消除电路，在简化电路设计的同时也可降低正向数据接收错误率。
如图1所示，反向数据编码模块21从其输入端接收反向发送数据200，编码后通过其输出端发送反向编码后数据201到第二串行接口输入端口221。
如图4所示，为第二串行接口22之实施例。
第二串行接口22包括反向数据驱动模块224、正向数据接收模块225。
反向数据驱动模块224从第二串行接口输入端口221接收反向编码后数据201，反向数据驱动模块224通过第二串行接口线缆端口222连接线缆3，反向数据驱动模块224驱动相应的反向数据串行发送电压到线缆3，线缆3上同时传输第一串行接口12通过正向数据驱动模块124驱动的正向数据及第二串行接口22通过反向数据驱动模块224驱动的反向数据。
反向数据编码模块21可以使用二进制直流平衡编码，如8b/10b，9b/10b或其他二进制直流平衡编码，也可以使用多进制直流平衡编码，当反向数据编码模块21生成的反向数据为多进制直流平衡数据时，反向数据的进制数可以与正向数据的进制数相同或者不同。
因为反向数据的速率较低，接收电路较简单，反向数据也可以为非直流平衡编码。
图3所示的第一串行接口12包含反向数据接收模块125，反向数据接收模块125的输入端通过第一串行接口线缆端口122连接线缆3，线缆3上同时传输正向数据及反向数据，反向数据速率低于正向数据速率，反向数据的能量在频谱的低频部分，正向数据的能量在频谱的高频部分，正向数据的能量的主要部分与反向数据的能量的主要部分在频谱上错开或大部分错开。反向数据接收模块125包含低通滤波电路，反向数据接收模块125将反向数据从线缆3上同时传输的正向数据与反向数据分离出来，并通过反向接收数据输出端口123输出。
反向数据接收模块125也包括时钟与数据恢复电路(cdr或clockanddatarecovery)，反向数据接收模块125也可以包括反向数据均衡电路。
如图1所示，反向数据解码模块13从其输入端接收反向接收数据输出端口123输出的反向数据接收模块125分离出来的反向数据，反向数据解码模块13并按照反向数据编码模块21的逆过程解码出反向接收数据103。
图4所示的第二串行接口22包含正向数据接收模块225，正向数据接收模块225的输入端通过第二串行接口线缆端口222连接线缆3，正向数据接收模块225可以选择性的包含高通滤波电路，正向数据接收模块225将正向数据从线缆3上同时传输的正向数据与反向数据分离出来，并通过正向接收数据输出端口223输出。
正向数据接收模块225也包括时钟与数据恢复电路(cdr或clockanddatarecovery)及正向数据均衡电路。
正向数据接收模块225分离出的正向数据对应于第一串行接口输入端口121接收的数据，当容错发送装置1包括同步块添加模块14时，容错发送装置1中所述虚线不连接，第一串行接口输入端口121接收带同步块的正向m进制数据102，正向数据接收模块225分离出的正向数据对应于带同步块的正向m进制数据102，同时容错接收装置2包括同步块删除模块24，容错接收装置2中的虚线不连接，同步块删除模块24的输入端连接着正向接收数据输出端口223，同步块删除模块24检测正向数据接收模块225分离出的正向数据中的m进制同步块。
m进制同步块包括m进制同步码，m进制同步码是用于m进制块对齐的特殊的对齐序列，正常的m进制直流平衡数据流中不会出现m进制同步码，正向m进制数据101为这样的正常的m进制直流平衡数据流，当同步块删除模块24检测到正向数据接收模块225分离出的正向数据中的m进制同步码时，进行对齐数据操作，并取出包括在m进制同步块中的扰码初始值，初始化容错接收装置2中作为扰码序列的伪随机序列，用于后续数据的解扰，解扰是容错发送装置1中加扰的逆操作。
m进制同步块还可以包括同步块校验码，当包括同步块校验码时，同步块删除模块24使用同步块校验码校验m进制同步块正确与否，只有在正确时才选择性的使用m进制同步码对齐m进制块，及选择性的使用包括在m进制同步块中的扰码初始值初始化容错接收装置2中作为扰码序列的伪随机序列。
当同步块校验码由纠错编码算法生成时，同步块删除模块24可以使用同步块校验码纠正m进制同步块数据错误，只有在纠错成功时才选择性的使用m进制同步码对齐m进制块，及选择性的使用包括在m进制同步块中的扰码初始值初始化容错接收装置2中作为扰码序列的伪随机序列。
同时，同步块删除模块24删除检测到的m进制同步块，并输出接收端正向m进制数据202到正向数据解码模块23的输入端，接收端正向m进制数据202对应于正向m进制数据101。
当容错发送装置1不包括同步块添加模块14时，m进制容错编码模块11的编码输出端口112通过虚线连接第一串行接口输入端口121，第一串行接口输入端口121接收正向m进制数据101，同时容错接收装置2不包括同步块删除模块24，容错接收装置2中的虚线连接，正向数据接收模块225分离出的正向数据为接收端正向m进制数据202并输出到正向数据解码模块23的输入端，接收端正向m进制数据202对应于正向m进制数据101。
如图1所示，正向数据解码模块23从其输入端接收接收端正向m进制数据202，正向数据解码模块23并按照m进制容错编码模块11的逆过程解码出正向接收数据203。
本发明中，容错发送装置1接收正向发送数据100，容错发送装置1将正向发送数据100拆分为n个拆分后二进制数据1101，然后对n个拆分后二进制数据1101分别进行纠错编码，形成n个纠错编码后数据1102，然后对n个纠错编码后数据1102分别进行加扰操作，形成n个二进制扰码后数据1103，再分别对n个二进制扰码后数据1103进行直流平衡二进制编码，形成n个直流平衡二进制数据1104，最后将形成的n个直流平衡二进制数据1104进行合成，形成直流平衡的正向m进制数据101。
容错发送装置1也可以先进行加扰操作，再进行纠错编码，即容错发送装置1将正向发送数据100拆分为n个拆分后二进制数据1101后，对n个拆分后二进制数据1101先分别进行加扰操作，然后对加扰后的数据分别进行纠错编码，再对纠错编码后的数据分别进行二进制直流平衡编码形成n个直流平衡二进制数据1104。
容错发送装置1可以不包括二进制加扰模块116，这时不进行加扰操作，即容错发送装置1将正向发送数据100拆分为n个拆分后二进制数据1101后，分别进行纠错编码，再对纠错编码后的数据分别进行二进制直流平衡编码形成n个直流平衡二进制数据1104。
容错发送装置1可以在正向m进制数据101中添加m进制同步块形成带同步块的正向m进制数据102再作为正向数据发送到线缆3。
正向数据为m进制数据，由连续的m进制符号组成，传输过程中如果一个m进制符号发生错误，可能导致合成此m进制符号的多个对应比特发生接收错误，本发明中，正向发送数据100拆分为n个拆分后二进制数据1101后分别进行纠错编码，因此即使多个对应比特发生接收错误，也可以分别进行纠错，从而发生错误的m进制符号可以被正确接收。
本发明提出了一种将数据拆分为n个二进制数据，分别进行纠错编码、加扰操作，再进行二进制直流平衡编码，最后将n个分别纠错编码的二进制直流平衡数据合成为m进制直流平衡数据进行数据容错传输的方法，本发明进而提出了一种pam-m容错传输系统，其在线缆上同时传输正向数据及反向数据，正向数据使用m进制直流平衡编码，反向数据速率低于正向数据速率，反向数据的能量在频谱的低频部分，正向数据的能量在频谱的高频部分，正向数据的能量的主要部分与反向数据的能量的主要部分在频谱上错开或大部分错开，达成简化电路设计，降低数据错误率的有益效果。
本发明还在上述基础上，提出在正向m进制直流平衡数据中添加m进制同步块，如果在传输过程中因为干扰或其他原因导致接收端失去同步，接收端可以利用m进制同步块快速重新对齐数据，重新初始化扰码使用的伪随机序列，进而快速恢复接收正确数据。
以上所述仅是本发明的较佳实施例而已，并非对本发明做出任何形式上的限定，本发明请求的保护范围当以权利要求书所记载的内容为准，凡是依据本发明的技术实质对以上具体实施方式所作的一切简单变化、等同替换或分解合并，均仍属于本发明技术方案的请求保护范围之内。
1.一种pam-m容错传输系统，包括容错发送装置、容错接收装置、线缆，容错发送装置通过线缆连接容错接收装置，其特征在于：
容错发送装置发送正向数据到线缆，正向数据为直流平衡的正向m进制数据，其由连续的m进制符号组成，直流平衡的正向m进制数据经过纠错编码，
容错接收装置发送反向数据到线缆，
线缆上同时传输正向数据及反向数据，
反向数据速率低于正向数据速率，反向数据的能量在频谱的低频部分，正向数据的能量在频谱的高频部分，
容错接收装置包括正向数据接收模块，其从线缆接收并分离出正向数据，
容错发送装置包括反向数据接收模块，其从线缆接收并分离出反向数据，
所述m＝2n,n为整数并且n>1。
2.根据权利要求1所述的一种pam-m容错传输系统，其特征在于：
所述反向数据接收模块包括低通滤波电路。
3.根据权利要求1所述的一种pam-m容错传输系统，其特征在于：
所述正向数据接收模块包括高通滤波电路。
4.根据权利要求1所述的一种pam-m容错传输系统，其特征在于：
所述直流平衡的正向m进制数据还经过加扰操作。
5.根据权利要求4所述的一种pam-m容错传输系统，其特征在于：
所述加扰操作将被加扰数据与扰码序列按位进行异或操作，扰码序列为伪随机序列。
6.根据权利要求1所述的一种pam-m容错传输系统，其特征在于：
所述正向数据为添加有m进制同步块的直流平衡的正向m进制数据，
m进制同步块包括m进制同步码与同步块校验码，或者m进制同步块只包括m进制同步码，
m进制同步码为不出现在正常的直流平衡m进制数据流中的特殊的对齐序列，容错接收装置利用m进制同步码对齐数据，
当m进制同步块包括同步块校验码时，所述同步块校验码用于校验m进制同步块正确与否。
7.根据权利要求5所述的一种pam-m容错传输系统，其特征在于：
所述正向数据为添加有m进制同步块的直流平衡的正向m进制数据，
m进制同步块包括m进制同步码、扰码初始值与同步块校验码，或者m进制同步块只包括m进制同步码与扰码初始值，
m进制同步码为不出现在正常的直流平衡m进制数据流中的特殊的对齐序列，容错接收装置利用m进制同步码对齐数据，
容错接收装置利用扰码初始值初始化扰码序列，
当m进制同步块包括同步块校验码时，所述同步块校验码用于校验m进制同步块正确与否。
8.根据权利要求1所述的一种pam-m容错传输系统，其特征在于：
所述直流平衡的正向m进制数据经过下述步骤产生：
容错发送装置接收正向发送数据,将正向发送数据拆分为n个拆分后二进制数据，对n个拆分后二进制数据分别进行纠错编码，再对纠错编码后的数据分别进行二进制直流平衡编码形成n个直流平衡二进制数据,最后将形成的n个直流平衡二进制数据进行合成，形成直流平衡的正向m进制数据。
9.根据权利要求4所述的一种pam-m容错传输系统，其特征在于：
所述直流平衡的正向m进制数据经过下述步骤产生：
容错发送装置接收正向发送数据，将正向发送数据拆分为n个拆分后二进制数据，对n个拆分后二进制数据分别进行纠错编码，形成n个纠错编码后数据，然后对n个纠错编码后数据分别进行加扰操作，形成n个二进制扰码后数据，再分别对n个二进制扰码后数据进行直流平衡二进制编码，形成n个直流平衡二进制数据，最后将形成的n个直流平衡二进制数据进行合成，形成直流平衡的正向m进制数据。
10.根据权利要求4所述的一种pam-m容错传输系统，其特征在于：
所述直流平衡的正向m进制数据经过下述步骤产生：
容错发送装置接收正向发送数据，将正向发送数据拆分为n个拆分后二进制数据，对n个拆分后二进制数据分别进行加扰操作，然后对加扰后的数据分别进行纠错编码，再对纠错编码后的数据分别进行二进制直流平衡编码形成n个直流平衡二进制数据,最后将形成的n个直流平衡二进制数据进行合成，形成直流平衡的正向m进制数据。
11.根据权利要求8或9或10所述的一种pam-m容错传输系统，其特征在于：
所述直流平衡的正向m进制数据由连续的m进制符号组成，m进制符号可以由n个比特表示(因为m＝2n)，将n个直流平衡二进制数据进行合成的方法为将m进制符号在n个直流平衡二进制数据中的n个对应比特分别不重叠的安排到表示m进制符号的n个比特的位置。
12.根据权利要求8或9或10所述的一种pam-m容错传输系统，其特征在于：
所述纠错编码为reed-solomon纠错编码。
13.根据权利要求8或9或10所述的一种pam-m容错传输系统，其特征在于：
所述二进制直流平衡编码为8b/10b编码或9b/10b编码。
14.一种生成直流平衡m进制数据的方法，直流平衡m进制数据由容错发送装置生成，其特征在于：
容错发送装置接收发送数据，将发送数据拆分为n个拆分后二进制数据，对n个拆分后二进制数据分别进行纠错编码，再对纠错编码后的数据分别进行二进制直流平衡编码形成n个直流平衡二进制数据,最后将形成的n个直流平衡二进制数据进行合成，形成直流平衡m进制数据，
所述m＝2n,n为整数并且n>1。
15.一种生成直流平衡m进制数据的方法，直流平衡m进制数据由容错发送装置生成，其特征在于：
容错发送装置接收发送数据，将发送数据拆分为n个拆分后二进制数据，对n个拆分后二进制数据分别进行纠错编码，形成n个纠错编码后数据，然后对n个纠错编码后数据分别进行加扰操作，形成n个二进制扰码后数据，再分别对n个二进制扰码后数据进行直流平衡二进制编码，形成n个直流平衡二进制数据，最后将形成的n个直流平衡二进制数据进行合成，形成直流平衡m进制数据，
所述m＝2n,n为整数并且n>1。
16.一种生成直流平衡m进制数据的方法，直流平衡m进制数据由容错发送装置生成，其特征在于：
容错发送装置接收发送数据，将发送数据拆分为n个拆分后二进制数据后，对n个拆分后二进制数据分别进行加扰操作，然后对加扰后的数据分别进行纠错编码，再对纠错编码后的数据分别进行二进制直流平衡编码形成n个直流平衡二进制数据,最后将形成的n个直流平衡二进制数据进行合成，形成直流平衡m进制数据，
所述m＝2n,n为整数并且n>1。
17.根据权利要求14或15或16所述的一种生成直流平衡m进制数据的方法，其特征在于：
所述直流平衡m进制数据由连续的m进制符号组成，m进制符号可以由n个比特表示(因为m＝2n)，将n个直流平衡二进制数据进行合成的方法为将m进制符号在n个直流平衡二进制数据中的n个对应比特分别不重叠的安排到表示m进制符号的n个比特的位置。
18.根据权利要求14或15或16所述的一种生成直流平衡m进制数据的方法，其特征在于：
所述纠错编码为reed-solomon纠错编码。
19.根据权利要求14或15或16所述的一种生成直流平衡m进制数据的方法，其特征在于：
所述二进制直流平衡编码为8b/10b编码或9b/10b编码。
20.根据权利要求14所述的一种生成直流平衡m进制数据的方法，其特征在于：
容错发送装置添加m进制同步块到直流平衡m进制数据中，形成带同步块的直流平衡m进制数据，
m进制同步块包括m进制同步码与同步块校验码，或者m进制同步块只包括m进制同步码，
m进制同步码为不出现在正常的直流平衡m进制数据流中的特殊的对齐序列，m进制同步码用于对齐数据，
当m进制同步块包括同步块校验码时，所述同步块校验码用于校验m进制同步块正确与否。
21.根据权利要求15或16所述的一种生成直流平衡m进制数据的方法，其特征在于：
所述加扰操作将被加扰数据与扰码序列按位进行异或操作，扰码序列为伪随机序列，
容错发送装置添加m进制同步块到直流平衡m进制数据中，形成带同步块的直流平衡m进制数据，
m进制同步块包括m进制同步码、扰码初始值与同步块校验码，或者m进制同步块只包括m进制同步码与扰码初始值，
m进制同步码为不出现在正常的直流平衡m进制数据流中的特殊的对齐序列，m进制同步码用于对齐数据，
扰码初始值用于初始化扰码序列，
当m进制同步块包括同步块校验码时，所述同步块校验码用于校验m进制同步块正确与否。
22.根据权利要求6所述的一种pam-m容错传输系统，其特征在于：
当所述m进制同步块包括同步块校验码时，所述同步块校验码用于纠正m进制同步块数据错误。
23.根据权利要求7所述的一种pam-m容错传输系统，其特征在于：
当所述m进制同步块包括同步块校验码时，所述同步块校验码用于纠正m进制同步块数据错误。
24.根据权利要求20所述的一种生成直流平衡m进制数据的方法，其特征在于：
当所述m进制同步块包括同步块校验码时，所述同步块校验码用于纠正m进制同步块数据错误。
25.根据权利要求21所述的一种生成直流平衡m进制数据的方法，其特征在于：
当所述m进制同步块包括同步块校验码时，所述同步块校验码用于纠正m进制同步块数据错误。
技术总结