本申请涉及集成电路的制造后验证。
背景技术：
1、集成电路(ic)通常在制造后进行测试以确保在正常和极端条件下的可操作性。仅具有设置违例的ic可以被降级，并且作为较低性能的部分出售。然而，即使具有一个保持违例的ic也必须被丢弃。
技术实现思路
1、在一些示例中，提供了一种测试集成电路的方法，该方法包括：将第一时钟信号提供给第一触发器，该第一触发器具有到功能电路的输出端；将第二时钟信号提供给第二触发器，该第二触发器具有来自功能电路的输入端，其中，第二触发器具有最小保持时间；将测试输入提供给第一触发器；观察通过功能电路的信号传播时间；确定信号传播时间小于第二触发器的最小保持时间；以及响应于确定信号传播时间小于第二触发器的最小保持时间而通过将延迟单元添加到第一时钟信号或从第二时钟信号减去延迟单元来增加时序间隔(timing separation)。在某些示例中，该方法包括：在将延迟单元添加到第一时钟信号之后，观察信号传播时间通过功能电路的第二时间；确定第二信号传播延迟小于第二触发器的最小保持时间；并且将第二延迟单元添加到第一时钟信号。在某些示例中，该方法包括确定不能被进一步增加的时序间隔，以及标记要被丢弃的集成电路。在某些示例中，该方法包括将延迟单元存储在非易失性存储器中。在某些示例中，功能电路是通过处理器的流水线级的组合逻辑路径，并且该方法包括进行流水线级的静态时序分析以及将功能电路标识为在通过流水线级的任何路径中具有最快的信号传播时间。在某些示例中，该方法包括通过使主时钟信号通过第一延迟电路来生成第一经延迟的时钟信号，以及通过使主时钟信号通过第二延迟电路来生成第二经延迟的时钟信号，其中向第一时钟信号添加延迟单元包括选择第一经延迟的时钟信号作为第一时钟信号。在某些示例中，第二触发器具有最小设置时间，该方法包括在增加时序间隔之后，观察第二触发器中的设置违例，以及降级集成电路的最大频率。
2、在一些示例中，提供了一种用于测试集成电路的系统，该系统包括：到第一触发器的第一时钟信号线，该第一触发器具有到功能电路的输出端；到第二触发器的第二时钟信号，该第二触发器具有来自功能的输入端，其中第二触发器具有最小保持时间；测试电路，其被耦合到第一触发器的输入端和功能电路的输出端以确定信号是否已在小于第二触发器的最小保持时间的第一传播时间内传播通过该功能；和第一延迟选择电路，其被耦合在主时钟信号线与第一时钟信号线之间以选择性地添加或减去延迟单元；和第二延迟选择电路，其被耦合在主时钟信号线与第二时钟信号线之间。在某些示例中，延迟选择电路选择性地将两个延迟单元添加到第一时钟信号。在某些示例中，测试电路包括定时器，该定时器具有耦合到第一时钟信号线的开始输入端和耦合到功能电路的输出端的停止输入端。在某些示例中，集成电路包括耦合到延迟选择电路以存储单元延迟计数的非易失性存储器。在某些示例中，功能电路是通过处理器的流水线级的组合逻辑路径。在某些示例中，延迟选择电路包括耦合到主时钟信号线的一个单元时钟延迟缓冲器、耦合到主时钟信号线的两个单元时钟延迟缓冲器、以及选择器，该选择器具有耦合到第一时钟信号线的输出端和耦合到主时钟信号、一个单元时钟延迟缓冲器的输出端、以及两个单元时钟延迟缓冲器的输出端中的每一者的多个输入端。在一些示例中，测试电路包括：定时器，其用于确定信号传播延迟；加法器，其用于添加第二触发器的最小设置时间；以及比较器，其用于在信号传播延迟加上第二触发器的最小设置时间大于第二时钟线上的时钟信号的循环时间时发出不可修复状况信号。
3、在一些示例中，一种集成电路包括：到具有到功能电路的输出端的第一触发器的第一时钟信号线；到第二触发器的第二时钟信号，该第二触发器具有来自功能的输入端，其中第二触发器具有最小保持时间；用于存储延迟量的非暂态存储器；第一延迟电路，其将主时钟信号线耦合到第一时钟信号线以通过将主时钟信号延迟由延迟量指定的量来产生第一时钟信号；以及第二延迟电路，其将主时钟信号线耦合到第二时钟信号线。在某些示例中，非暂态存储器是非易失性的。在某些示例中，功能电路是通过处理器的流水线级的组合逻辑路径。在某些示例中，第一延迟电路包括耦合到主时钟信号线的一个单元时钟延迟缓冲器、耦合到主时钟信号线的两个单元时钟延迟缓冲器、以及选择器，该选择器具有耦合到第一时钟信号线的输出端和耦合到主时钟信号、一个单元时钟延迟缓冲器的输出端、以及两个单元时钟延迟缓冲器的输出端中的每一个的多个输入端。在某些示例中，集成电路包括在处理器的每个流水线级处耦合在主时钟信号线与时钟信号线之间的延迟选择电路。在某些示例中，延迟电路包括耦合到主时钟信号线和中间线的第一时钟延迟缓冲器，耦合到第一中间线和第二线的第二时钟延迟缓冲器，具有耦合到第一时钟信号线的输出端以及耦合到主时钟信号线的第一输入端、耦合到中间线的第二输入端、和耦合到第二线的第三输入端的选择器。
1.一种测试集成电路的方法，所述方法包括：
2.根据权利要求1所述的方法，所述方法包括：在将所述延迟单元添加到所述第一时钟信号之后：
3.根据权利要求1至2中任一项所述的方法，所述方法包括：
4.根据权利要求1至3中任一项所述的方法，所述方法包括：
5.根据权利要求1至4中任一项所述的方法，其中，所述功能电路是通过处理器的流水线级的组合逻辑路径，所述方法包括：
6.根据权利要求1至5中任一项所述的方法，所述方法包括：
7.根据权利要求1至6中任一项所述的方法，其中，所述第二触发器具有最小设置时间，所述方法包括：
8.一种用于测试集成电路的系统，所述系统包括：
9.根据权利要求8所述的系统，其中，所述延迟选择电路用于将两个延迟单元选择性地添加到所述第一时钟信号。
10.根据权利要求8至9中任一项所述的系统，所述测试电路包括：
11.根据权利要求8至10中任一项所述的系统，所述系统包括耦合到所述延迟选择电路以存储单元延迟计数的非易失性存储器。
12.根据权利要求8至11中任一项所述的系统，其中，所述功能电路是通过处理器的流水线级的组合逻辑路径。
13.根据权利要求8至12中任一项所述的系统，所述延迟选择电路包括：
14.根据权利要求8至13中任一项所述的系统，所述测试电路包括：
15.一种集成电路，所述集成电路包括：
16.根据权利要求15所述的集成电路，其中，所述非暂态存储器是非易失性的。
17.根据权利要求15至16中任一项所述的集成电路，其中，所述功能电路是通过处理器的流水线级的组合逻辑路径。
18.根据权利要求15至17中任一项所述的集成电路，所述第一延迟电路包括：
19.根据权利要求15至18中任一项所述的集成电路，所述集成电路包括延迟选择电路，所述延迟选择电路被耦合在所述主时钟信号线和处理器的每个流水线级处的所述时钟信号线之间。
20.根据权利要求15至19中任一项所述的集成电路，所述延迟电路包括：
