本发明属于集成电路，具体涉及一种调制器及锁相环电路。
背景技术：
1、图1为传统的锁相环电路，锁相环电路的工作模式有整数和小数模式，所谓整数模式，就是一旦设定了工作参数，图1中的分频器的分频值q就确定了，此时vco/dco的输出频率就是参考输入的q倍。所谓小数模式，就是设定的输出频率是参考频率的非整数倍(q+α)，小数模式下，分频器的分频倍数不再固定，而是在∑δ调制器(sdm)的调制下，在q附近跳动，比如，q-1、q、q+1、q+2等等，但跳动的平均值为q+α，此时的输出频率为参考频率乘以q+α。
2、小数模式大大增加了锁相环电路的输出频率精细分辨率，但根据其工作原理，在∑δ调制器的调制下，分频器不断跳动，经过鉴频鉴相器和各种控制电路(模拟锁相环和数字锁相环有所不同，但基本原理相通)，vco/dco的输入不可避免会产生波动，这个输入波动与参考频率、vco/dco的非线性相互调制，形成杂散输出。
3、传统减少杂散的方式除改变鉴频鉴相器频率、非对称电荷泵优化、环路带宽调整等方法外，还有在∑δ调制器的输出端加一个fir滤波器的方法。由于∑δ调制器的输出均值决定了锁相环电路的输出频率，所以对其滤波的要求是无损滤波。但是传统方式不是真正用除法得到滤波后的量化值(因为对滤波器作简单除法，会带来误差，比如一个8bit数除以8，相当于损失3位精度，会导致最后∑δ调制器输出的平均值不再等于设定的α，滤波器会变成有损滤波，这是锁相环不能容忍的)，而是根据滤波器的延迟单元个数，设置对应的多个分频器和鉴频鉴相器，然后控制电荷泵，达到除法器的效果。
4、传统原理使用了多路鉴频鉴相器和多路分频器，增加了芯片的面积和功耗，而且多路之间的不匹配也会带来新的杂散。
5、公开于该背景技术部分的信息仅仅旨在增加对本发明的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。
技术实现思路
1、本发明的目的在于提供一种调制器及锁相环电路，其能够通过结合余数积分量化补偿的方式，使得只需一个鉴频鉴相器就可以实现∑δ调制器输出量化值的fir滤波。
2、为了实现上述目的，本发明一具体实施例提供的技术方案如下：一种调制器，包括：移位单元、补偿单元和运算单元；
3、所述移位单元用于对输入信号进行n位移位运算获得移位信号，所述补偿单元用于对输入信号中的低n位信号进行累加运算产生进位补偿信号并通过进位补偿信号对移位信号进行补偿获得补偿结果信号，所述运算单元用于对补偿结果信号进行运算获得调制信号，n为大于或等于1的整数。
4、在本发明的一个或多个实施例中，所述补偿单元包括第一加法器和第一累加模块，所述第一累加模块用于对输入信号中的低n位信号进行累加运算产生进位补偿信号，所述第一加法器的第一输入端与第一累加模块的进位输出端相连以接收进位补偿信号，所述第一加法器的第二输入端与移位单元相连以接收移位信号，所述第一加法器的输出端与运算单元的输入端相连以输出补偿结果信号。
5、在本发明的一个或多个实施例中，所述第一累加模块包括第一累加器和第一延时单元，所述第一累加器的第一输入端用于接收输入信号中的低n位信号，所述第一累加器的输出端与第一延时单元的输入端相连，所述第一延时单元的输出端与第一累加器的第二输入端相连，所述第一累加器的进位输出端与第一加法器的第一输入端相连。
6、在本发明的一个或多个实施例中，所述运算单元包括一个或相连的多个第二累加模块、一个或多个与对应的第二累加模块的进位输出端相连的延时模块以及与延时模块相连的逻辑模块，所述延时模块用于对第二累加模块的进位输出端输出的进位信号进行一次或多次的延时产生对应的进位延时信号，所述逻辑模块用于对进位延时信号进行逻辑运算获得调制信号。
7、在本发明的一个或多个实施例中，所述第二累加模块和延时模块均设置有三个。
8、在本发明的一个或多个实施例中，所述延时模块包括第一延时模块、第二延时模块和第三延时模块，所述第一延时模块包括第二延时单元，所述第二延时单元的输入端与对应的第二累加模块的进位输出端相连，所述第二延时单元的输出端与逻辑模块的第一输入端相连，和/或，
9、所述第二延时模块包括第三延时单元和第四延时单元，所述第三延时单元的输入端与对应的第二累加模块的进位输出端相连，所述第四延时单元的输入端与第三延时单元的输出端以及逻辑模块的第二输入端相连，所述第四延时单元的输出端与逻辑模块的第三输入端相连，和/或，
10、所述第三延时模块包括第五延时单元和第六延时单元，所述第五延时单元的输入端与对应的第二累加模块的进位输出端以及逻辑模块的第四输入端相连，所述第六延时单元的输入端与第五延时单元的输入端相连，所述第五延时单元的输出端与逻辑模块的第五输入端相连，所述第六延时单元的输出端与逻辑模块的第六输入端相连。
11、在本发明的一个或多个实施例中，三个所述第二累加模块的结构相同。
12、在本发明的一个或多个实施例中，所述逻辑模块为加法器。
13、本发明还公开了一种锁相环电路，包括：鉴频鉴相器、环路滤波器、振荡器、分频器、数字滤波器和所述的调制器，所述鉴频鉴相器的输出端与环路滤波器的输入端相连，所述环路滤波器的输出端与振荡器的输入端相连，所述振荡器的输出端与分频器的输入端相连，所述分频器的输出端与鉴频鉴相器的输入端相连，所述数字滤波器的输入端与调制器的输出端相连，所述数字滤波器的输出端与分频器相连，所述移位单元基于数字滤波器的使能信号的控制对输入信号进行n位移位运算获得移位信号，所述数字滤波器用于对调制器输出的调制信号进行滤波产生用于调节分频器的分频值的调节信号。
14、在本发明的一个或多个实施例中，所述数字滤波器的多项式为令na＝a0+a1…+am，a0/na、a1/na、a2/na、…am/na为数字滤波器的滤波系数，x(n)、x(n-1)、x(n-2)、…x(n-m)为调制器输出的调制信号以及数字滤波器的输入信号，y(n)是数字滤波器的输出信号，m+1为数字滤波器的阶数，n为离散时间。
15、与现有技术相比，本发明的调制器及锁相环电路，通过在调制器的输入端进行移位后的信号补偿，实现了后续数字滤波器的无损滤波，并且相比于传统的带有数字滤波器的锁相环电路，节省了大量的分频器和鉴频鉴相器(分频器工作在高频下，耗电很大)，让锁相环结构保持简单，降低了电路资源的消耗，降低了不同鉴频鉴相器失配引入的噪声，其次移位单元的调整通过数字电路来实现非常简单方便，比如输入信号可以除4、除2或者除8、除16，数字滤波电路的滤波系数也可以按需要调配，按需实现对各个频段的滤波且数字滤波电路设计简单，占用资源少，频率特性灵活可调整。
1.一种调制器，其特征在于，包括：移位单元、补偿单元和运算单元；
2.根据权利要求1所述的调制器，其特征在于，所述补偿单元包括第一加法器和第一累加模块，所述第一累加模块用于对输入信号中的低n位信号进行累加运算产生进位补偿信号，所述第一加法器的第一输入端与第一累加模块的进位输出端相连以接收进位补偿信号，所述第一加法器的第二输入端与移位单元相连以接收移位信号，所述第一加法器的输出端与运算单元的输入端相连以输出补偿结果信号。
3.根据权利要求2所述的调制器，其特征在于，所述第一累加模块包括第一累加器和第一延时单元，所述第一累加器的第一输入端用于接收输入信号中的低n位信号，所述第一累加器的输出端与第一延时单元的输入端相连，所述第一延时单元的输出端与第一累加器的第二输入端相连，所述第一累加器的进位输出端与第一加法器的第一输入端相连。
4.根据权利要求1所述的调制器，其特征在于，所述运算单元包括一个或相连的多个第二累加模块、一个或多个与对应的第二累加模块的进位输出端相连的延时模块以及与延时模块相连的逻辑模块，所述延时模块用于对第二累加模块的进位输出端输出的进位信号进行一次或多次的延时产生对应的进位延时信号，所述逻辑模块用于对进位延时信号进行逻辑运算获得调制信号。
5.根据权利要求4所述的调制器，其特征在于，所述第二累加模块和延时模块均设置有三个。
6.根据权利要求5所述的调制器，其特征在于，所述延时模块包括第一延时模块、第二延时模块和第三延时模块，所述第一延时模块包括第二延时单元，所述第二延时单元的输入端与对应的第二累加模块的进位输出端相连，所述第二延时单元的输出端与逻辑模块的第一输入端相连，和/或，
7.根据权利要求5所述的调制器，其特征在于，三个所述第二累加模块的结构相同。
8.根据权利要求4所述的调制器，其特征在于，所述逻辑模块为加法器。
9.一种锁相环电路，其特征在于，包括：鉴频鉴相器、环路滤波器、振荡器、分频器、数字滤波器和如权利要求1～8任一项所述的调制器，所述鉴频鉴相器的输出端与环路滤波器的输入端相连，所述环路滤波器的输出端与振荡器的输入端相连，所述振荡器的输出端与分频器的输入端相连，所述分频器的输出端与鉴频鉴相器的输入端相连，所述数字滤波器的输入端与调制器的输出端相连，所述数字滤波器的输出端与分频器相连，所述移位单元基于数字滤波器的使能信号的控制对输入信号进行n位移位运算获得移位信号，所述数字滤波器用于对调制器输出的调制信号进行滤波产生用于调节分频器的分频值的调节信号。
10.根据权利要求9所述的锁相环电路，其特征在于，所述数字滤波器的多项式为令na＝a0+a1…+am，a0/na、a1/na、a2/na、…am/na为数字滤波器的滤波系数，x(n)、x(n-1)、x(n-2)、…x(n-m)为调制器输出的调制信号以及数字滤波器的输入信号，y(n)则是数字滤波器的输出信号，m+1为数字滤波器的阶数，n为离散时间。
