半导体器件及其制造方法与流程

半导体器件及其制造方法
1.相关申请的交叉引用
2.本技术要求于2021年8月2日在韩国知识产权局提交的韩国专利申请no.10-2021-0101170的优先权以及从其获得的所有权益，其全部内容通过引用并入本文。
技术领域
3.本公开涉及半导体器件和/或其制造方法。


背景技术：

4.作为用于增加半导体器件密度的缩放技术之一，已经提出了多栅极晶体管，在多栅极晶体管中，在衬底上形成鳍形或纳米线形多沟道有源图案(或硅体)，并且在多沟道有源图案的表面上形成栅极。
5.因为多栅极晶体管使用三维(3d)沟道，所以可以容易地实现多栅极晶体管的缩放。此外，可以在不增加多栅极晶体管的栅极长度的情况下改善电流控制能力。此外，可以有效地抑制沟道区域的电位受漏极电压影响的短沟道效应(sce)。


技术实现要素：

6.本公开的一些方面提供了能够改善性能和可靠性的半导体器件。
7.本公开的一些方面还提供了制造能够改善性能和可靠性的半导体器件的方法。
8.然而，本公开的各方面不限于本文所阐述的那些。通过参考下面给出的本公开的详细描述，本公开的上述和其他方面对于本公开所属领域的普通技术人员而言将变得更加清楚。
9.根据本公开的一个方面，提供了一种半导体器件，包括：有源图案，在第一方向上延伸；栅极结构，在有源图案上，该栅极结构在不同于第一方向的第二方向上延伸，并且包括栅极绝缘层和栅极填充层；在第二方向上延伸的栅极间隔物，在栅极结构的侧壁上；在栅极间隔物的侧壁上的栅极屏蔽绝缘图案，覆盖栅极绝缘层的上表面，并且包括绝缘材料；以及覆盖栅极填充层的上表面的栅极封盖图案，在栅极结构上。
10.根据本公开的另一方面，提供了一种半导体器件，包括：第一栅极结构，在衬底的第一区域中沿第一方向延伸并且包括第一栅极绝缘层和第一栅极填充层；第二栅极结构，在衬底的第二区域中沿第二方向延伸并且包括第二栅极绝缘层和第二栅极填充层；在第一方向上延伸的第一栅极间隔物，在第一栅极结构的侧壁上；在第二方向上延伸的第二栅极间隔物，在第二栅极结构的侧壁上；在第一栅极间隔物的侧壁上的栅极屏蔽绝缘图案，覆盖第一栅极绝缘层的上表面，并且包括绝缘材料；覆盖第一栅极填充层的上表面的第一栅极封盖图案，在第一栅极结构上；以及覆盖第二栅极结构的上表面的第二栅极封盖图案，在第二栅极结构上，其中，第一栅极结构在垂直于第一方向的第三方向上的宽度小于第二栅极结构在垂直于第二方向的第四方向上的宽度。
11.根据本公开的又一方面，提供了一种半导体器件，包括：有源图案，包括在第一方
向上延伸的鳍形图案和在鳍形图案上的片图案；栅极结构，在有源图案上，该栅极结构在不同于第一方向的第二方向上延伸，并且包括栅极绝缘层和栅极填充层；在第二方向上延伸的栅极间隔物，在栅极结构的侧壁上；在栅极间隔物的侧壁的一部分上的栅极屏蔽绝缘图案，覆盖栅极绝缘层的上表面，并且包括绝缘材料；以及栅极封盖图案，在栅极结构上，该栅极封盖图案覆盖栅极填充层的上表面并且不与栅极绝缘层的上表面接触，其中，相对于片图案的上表面，栅极绝缘层的上表面低于栅极填充层的上表面。
附图说明
12.通过参考附图详细描述本公开的一些示例实施例，本公开的上述和其它方面和特征将变得更清楚，在附图中：
13.图1是示出了根据一些示例实施例的半导体器件的布局图；
14.图2、图3和图4示出了分别沿图1的线a-a、b-b和c-c截取的截面图；
15.图5是图2的部分p的放大图；
16.图6是图3的部分q的放大图；
17.图7至图11是各自示出了根据一些示例实施例的半导体器件的图；
18.图12至图14是示出了根据一些示例实施例的半导体器件的图；
19.图15至图19是示出了根据一些示例实施例的半导体器件的图；
20.图20是示出了根据一些示例实施例的半导体器件的图；
21.图21至图24是示出了根据一些示例实施例的半导体器件的图；
22.图25至图27是示出了根据一些示例实施例的半导体器件的图；
23.图28至图30是示出了根据一些示例实施例的半导体器件的图；
24.图31至图46是示出了根据一些示例实施例的制造半导体器件的方法的中间步骤的图。
具体实施方式
25.尽管与根据本公开的一些示例实施例的半导体器件有关的附图说明性地示出了包括具有鳍形图案的沟道区的鳍型晶体管(finfet)，或包括纳米线或纳米片的晶体管，但本公开不限于此。本公开的技术构思可以应用于基于二维材料的晶体管(基于2d材料的fet)及其异质结构。
26.此外，根据一些示例实施例的半导体器件可以包括隧穿fet或三维(3d)晶体管。根据一些示例实施例的半导体器件可以包括双极结型晶体管、横向双扩散mos(ldmos)晶体管等。
27.图1是示出了根据一些示例实施例的半导体器件的布局图。图2、图3和图4示出了分别沿图1的线a-a、b-b和c-c截取的截面图。图5是图2的部分p的放大图。图6是图3的部分q的放大图。
28.参考图1至图6，根据一些示例实施例的半导体器件可以包括第一有源图案ap1、第二有源图案ap2、第一连接栅极结构50和栅极屏蔽绝缘图案160。
29.衬底100可以是体硅或绝缘体上硅(soi)衬底。在一些示例实施例中，衬底100可以是硅衬底，或者可以包括其他材料，例如硅锗、绝缘体上硅锗(sgoi)、锑化铟、铅碲化合物、
砷化铟、磷化铟、砷化镓或锑化镓，但不限于此。
30.第一有源图案ap1和第二有源图案ap2可以设置在衬底100上。第一有源图案ap1和第二有源图案ap2中的每一个可以在第二方向d2上伸长。第一有源图案ap1和第二有源图案ap2可以在第一方向d1上彼此相邻。第一有源图案ap1和第二有源图案ap2可以在第一方向d1上间隔开。例如，第一方向d1是与第二方向d2相交的方向。
31.作为一个示例，第一有源图案ap1可以是形成pmos的区域，并且第二有源图案ap2可以是形成nmos的区域。第一有源图案ap1可以包括pmos的沟道区域，并且第二有源图案ap2可以包括nmos的沟道区域。
32.作为一个示例，第一有源图案ap1和第二有源图案ap2可以是包括在逻辑区域中的有源区域。第一有源图案ap1和第二有源图案ap2可以是包括在一个标准单元中的有源区域。
33.作为另一示例，第一有源图案ap1和第二有源图案ap2可以是包括在sram区域中的有源区域。第一有源图案ap1可以是形成sram的上拉晶体管的区域，并且第二有源图案ap2可以是形成sram的下拉晶体管或传输晶体管的区域，但是本公开不限于此。
34.第一有源图案ap1可以包括第一下图案bp1和多个第一片图案ns1。第二有源图案ap2可以包括第二下图案bp2和多个第二片图案ns2。
35.第一下图案bp1和第二下图案bp2可以各自从衬底100突出。第一下图案bp1和第二下图案bp2可以各自在第二方向d2上延伸。第一下图案bp1和第二下图案bp2中的每一个可以具有鳍形图案。
36.第一下图案bp1可以在第一方向d1上与第二下图案bp2间隔开。第一下图案bp1和第二下图案bp2可以由在第二方向d2上延伸的鳍沟槽ft分离。
37.多个第一片图案ns1可以设置在第一下图案bp1上。多个第一片图案ns1可以在第三方向d3上与第一下图案bp1间隔开。
38.多个第二片图案ns2可以设置在第二下图案bp2上。多个第二片图案ns2可以在第三方向d3上与第二下图案bp2间隔开。
39.第一片图案ns1可以在第三方向d3上顺序设置。第一片图案ns1可以在第三方向d3上彼此间隔开。第二片图案ns2可以在第三方向d3上顺序设置。第二片图案ns2可以在第三方向d3上彼此间隔开。这里，第三方向d3可以是垂直于第一方向d1和第二方向d2的方向。例如，第三方向d3可以是衬底100的厚度方向。第一方向d1可以是垂直于第二方向d2的方向。
40.尽管示出了三个第一片图案ns1和三个第二片图案ns2在第三方向d3上设置，但这仅是为了描述的简单性，并且本公开不限于此。
41.第一下图案bp1和第二下图案bp2中的每一个可以通过蚀刻衬底100的一部分来形成和/或可以包括从衬底100生长的外延层。第一下图案bp1和第二下图案bp2中的每一个可以包括例如作为元素半导体材料的硅或锗。此外，第一下图案bp1和第二下图案bp2中的每一个可以包括化合物半导体，例如iv-iv族化合物半导体或iii-v族化合物半导体。
42.iv-iv族化合物半导体可以是包括选自由碳(c)、硅(si)、锗(ge)和锡(sn)组成的组中的至少两种元素的二元化合物或三元化合物，或掺杂有iv族元素的上述化合物。
43.iii-v族化合物半导体可以是例如通过将作为iii族元素的铝(al)、镓(ga)和铟(in)中的至少一种与作为v族元素的磷(p)、砷(as)和锑(sb)中的一种进行组合而形成的二
元化合物、三元化合物或四元化合物。
44.第一片图案ns1中的每一个可以包括作为元素半导体材料的硅或锗、iv-iv族化合物半导体或iii-v族化合物半导体中的一种。第二片图案ns2中的每一个可以包括作为元素半导体材料的硅或锗、iv-iv族化合物半导体或iii-v族化合物半导体中的一种。
45.第一片图案ns1在第一方向d1上的宽度可以与第一下图案bp1在第一方向d1上的宽度成比例地增加或减小。第二片图案ns2在第一方向d1上的宽度可以与第二下图案bp2在第一方向d1上的宽度成比例地增加或减小。
46.第一场绝缘层105可以形成在衬底100上。第一场绝缘层105可以填充鳍沟槽ft的至少一部分。
47.第一场绝缘层105可以在第一有源图案ap1和第二有源图案ap2之间设置在衬底100上。第一场绝缘层105可以与第一有源图案ap1和第二有源图案ap2直接接触。
48.第一场绝缘层105与第一有源图案ap1和第二有源图案ap2直接接触的事实可以意味着用作晶体管的沟道区域的有源图案不介于第一有源图案ap1和第二有源图案ap2之间。第一场绝缘层105可以设置在第一下图案bp1和第二下图案bp2之间。第一场绝缘层105可以与第一下图案bp1和第二下图案bp2直接接触。
49.作为一个示例，第一场绝缘层105可以完全覆盖用于限定鳍沟槽ft的第一下图案bp1的侧壁和第二下图案bp2的侧壁。与图中所示不同，作为另一示例，第一场绝缘层105可以覆盖限定了鳍沟槽ft的第一下图案bp1的侧壁的一部分和/或第二下图案bp2的侧壁的一部分。例如，第一下图案bp1的一部分和/或第二下图案bp2的一部分可以在第三方向d3上突出到第一场绝缘层105的上表面上方。第一片图案ns1中的每一个和第二片图案ns2中的每一个设置为高于第一场绝缘层105的上表面。
50.第一场绝缘层105可以包括例如氧化物膜、氮化物膜、氮氧化物膜或其组合膜。尽管示出了第一场绝缘层105是单层，但是本公开不限于此。与图中所示不同，第一场绝缘层105可以包括沿鳍沟槽ft的侧壁和底表面延伸的场衬层、以及场衬层上的场填充层。
51.第一连接栅极结构50可以形成在衬底100上。第一连接栅极结构50可以设置在第一场绝缘层105上。第一连接栅极结构50可以与第一有源图案ap1、第二有源图案ap2和第一场绝缘层105相交。第一连接栅极结构50可以在第一方向d1上伸长。
52.第一连接栅极结构50可以与第一下图案bp1和第二下图案bp2相交。第一连接栅极结构50可以围绕第一片图案ns1中的每一个和第二片图案ns2中的每一个。
53.第一连接栅极结构50可以包括第一栅极结构120和第二栅极结构220。例如，第一栅极结构120可以是p型栅极结构，并且第二栅极结构220可以是n型栅极结构。在根据一些示例实施例的半导体器件中，第一栅极结构120和第二栅极结构220可以彼此接触，具体地，可以彼此直接接触。
54.第一栅极结构120可以形成在第一有源图案ap1上。第一栅极结构120可以与第一有源图案ap1相交。第一栅极结构120可以包括p型栅电极。
55.第一栅极结构120可以与第一下图案bp1相交。第一栅极结构120可以围绕第一片图案ns1中的每一个。
56.第二栅极结构220可以形成在第二有源图案ap2上。第二栅极结构220可以与第二有源图案ap2相交。第二栅极结构220可以包括n型栅电极。
57.第二栅极结构220可以与第二下图案bp2相交。第二栅极结构220可以围绕第二片图案ns2中的每一个。
58.第一p沟道晶体管10p可以被限定在第一栅极结构120和第一有源图案ap1相交的区域中，并且第一n沟道晶体管10n可以被限定在第二栅极结构220和第二有源图案ap2相交的区域中。
59.因为第一栅极结构120在第一场绝缘层105上延伸，所以第一栅极结构120不仅与第一有源图案ap1交叠，而且与第一场绝缘层105的一部分交叠。因为第二栅极结构220在第一场绝缘层105上延伸，所以第二栅极结构220不仅与第二有源图案ap2交叠，而且与第一场绝缘层105的一部分交叠。第一栅极结构120和第二栅极结构220之间的边界可以位于第一场绝缘层105的上表面上。
60.第一连接栅极结构50可以包括第一连接栅极绝缘层(例如，第一栅极绝缘层130和第二栅极绝缘层230)、第一下导电衬层121、第一连接上导电衬层122和222(例如，第一上导电衬层122和第二上导电衬层222)、以及第一连接栅极填充层(例如，第一栅极填充层123和第二栅极填充层223)。
61.例如，第一栅极结构120可以包括第一栅极绝缘层130、第一下导电衬层121、第一上导电衬层122和第一栅极填充层123。第一下导电衬层121和第一上导电衬层122可以设置在第一栅极绝缘层130和第一栅极填充层123之间。第二栅极结构220可以包括第二栅极绝缘层230、第二上导电衬层222和第二栅极填充层223。第二上导电衬层222可以设置在第二栅极绝缘层230和第二栅极填充层223之间。
62.第一栅极绝缘层130可以设置在第一有源图案ap1上。第一栅极绝缘层130可以沿着第一场绝缘层105的上表面和第一下图案bp1的上表面延伸。第一栅极绝缘层130可以围绕第一片图案ns1中的每一个。第一栅极绝缘层130可以沿着第一片图案ns1中的每一个的周边设置。
63.第二栅极绝缘层230可以设置在第二有源图案ap2上。第二栅极绝缘层230可以沿着第一场绝缘层105的上表面和第二下图案bp2的上表面延伸。第二栅极绝缘层230可以围绕第二片图案ns2中的每一个。第二栅极绝缘层230可以沿着第二片图案ns2中的每一个的周边设置。第一栅极绝缘层130和第二栅极绝缘层230可以与第一场绝缘层105的上表面直接接触。第一栅极绝缘层130和第二栅极绝缘层230形成在相同的高度处。这里，术语“相同的高度”意味着它们由相同的制造工艺形成。第一栅极绝缘层130和第二栅极绝缘层230可以分别设置在第一有源图案ap1和第二有源图案ap2上方。可以不区分第一栅极绝缘层130和第二栅极绝缘层230之间的边界。
64.第一栅极绝缘层130和第二栅极绝缘层230可以包括氧化硅、氮氧化硅、氮化硅或介电常数大于氧化硅的高k材料。高k材料可以包括例如选自由氮化硼、氧化铪、氧化硅铪、氧化铪铝、氧化镧、氧化镧铝、氧化锆、氧化硅锆、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌组成的组中的至少一种。
65.在图2至图4中，第一栅极绝缘层130和第二栅极绝缘层230被示为单层，但不限于此。第一栅极绝缘层130和第二栅极绝缘层230可以是包括界面层和在界面层上的高k绝缘层的多层。
66.根据一些示例实施例的半导体器件可以包括使用负电容器(nc)的负电容器(nc)
fet。例如，第一栅极绝缘层130和第二栅极绝缘层230可以包括具有铁电特性的铁电材料层和/或具有顺电特性的顺电材料层。
67.铁电材料层可以具有负电容，并且顺电材料层可以具有正电容。例如，当两个或更多个电容器串联连接并且每个电容器的电容具有正值时，总电容变得小于每个电容器的电容。另一方面，当串联连接的两个或更多个电容器的电容中的至少一个具有负值时，总电容可以具有正值并且可以大于每个电容的绝对值。
68.当具有负电容的铁电材料层和具有正电容的顺电材料层串联连接时，可以增加串联连接的铁电材料层和顺电材料层的总电容值。通过使用总电容值增加的原理，包含铁电材料层的晶体管在室温下可以具有低于或等于阈值电压的亚阈值摆幅(ss)，该阈值电压低于60mv/十年。
69.铁电材料层可以具有铁电性质。铁电材料层可以包括例如氧化铪、氧化铪锆、氧化钛锶钡、氧化钛钡或氧化铅锆钛中的至少一种。在这种情况下，作为一个示例，氧化铪锆可以是包含掺杂有锆(zr)的氧化铪的材料。作为另一示例，铪锆氧化物可以是铪(hf)、锆(zr)和氧(o)的复合物。
70.铁电材料层还可以包括掺杂在其中的掺杂剂。例如，掺杂剂可以包括铝(al)、钛(ti)、铌(nb)、镧(la)、钇(y)、镁(mg)、硅(si)、钙(ca)、铈(ce)、镝(dy)、铒(er)、钆(gd)、锗(ge)、钪(sc)、锶(sr)或锡(sn)中的至少一种。包括在铁电材料层中的掺杂剂的类型可以根据哪种铁电材料包括在铁电材料层中而变化。
71.当铁电材料层包括氧化铪时，包括在铁电材料层中的掺杂剂可以包括例如钆(gd)、硅(si)、锆(zr)、铝(al)或钇(y)中的至少一种。
72.当掺杂剂是铝(al)时，铁电材料层可以包括3至8原子百分比(at％)的铝。在这种情况下，掺杂剂的比率可以是铝与铪和铝之和的比率。
73.当掺杂剂是硅(si)时，铁电材料层可以包括2at％至10at％的硅。当掺杂剂是钇(y)时，铁电材料层可以包括2at％至10at％的钇。当掺杂剂是钆(gd)时，铁电材料层可以包括1at％至7at％的钆。当掺杂剂是锆(zr)时，铁电材料层可以包括50at％至80at％的锆。
74.顺电材料层可以具有顺电特性。顺电材料层可以包括例如氧化硅或具有高介电常数的金属氧化物中的至少一种。包括在顺电材料层中的金属氧化物可以包括例如氧化铪、氧化锆或氧化铝中的至少一种，但不限于此。
75.铁电材料层和顺电材料层可以包括相同的材料。铁电材料层可以具有铁电特性，但顺电材料层可以不具有铁电特性。例如，当铁电材料层和顺电材料层包括氧化铪时，包括在铁电材料层中的氧化铪的晶体结构不同于包括在顺电材料层中的氧化铪的晶体结构。
76.铁电材料层可以具有表现出铁电特性的厚度。铁电材料层的厚度可以在例如0.5nm至10nm的范围内，但不限于此。因为每种铁电材料表现出铁电特性的临界厚度可能不同，所以铁电材料层的厚度可以根据铁电材料而变化。
77.在一个示例中，第一栅极绝缘层130和第二栅极绝缘层230可以包括一个铁电材料层。在另一示例中，第一栅极绝缘层130和第二栅极绝缘层230可以包括彼此间隔开的多个铁电材料层。第一栅极绝缘层130和第二栅极绝缘层230可以具有堆叠结构，其中交替堆叠多个铁电材料层和多个顺电材料层。
78.第一下导电衬层121可以设置在第一有源图案ap1上。第一下导电衬层121可以形
成在第一栅极绝缘层130上。第一下导电衬层121可以在第一有源图案ap1上设置在第一连接栅极绝缘层上。第一下导电衬层121可以围绕第一片图案ns1中的每一个。第一下导电衬层121可以沿着第一片图案ns1中的每一个的周边设置。
79.第一下导电衬层121可以完全填充第一下图案bp1和第一片图案ns1之间的空间以及相邻的第一片图案ns1之间的空间。例如，当存在在第三方向d3上紧邻的第一下片图案ns1和第一上片图案ns1时，第一下导电衬层121可以完全填充在第三方向d3上彼此面对的第一下片图案ns1的上表面和第一上片图案ns1的底表面之间的空间。
80.第一下导电衬层121可以不设置在第二有源图案ap2上。第一下导电衬层121可以不延伸到第二有源图案ap2。第一下导电衬层121可以不形成在第二栅极绝缘层230上。第一下导电衬层121可以不在第二有源图案ap2上设置在第一连接栅极绝缘层上。第一下导电衬层121可以不覆盖第二片图案ns2中的每一个。第一下导电衬层121可以不沿着第二片图案ns2中的每一个的周边形成。
81.第一下导电衬层121可以包括在第一有源图案ap1和第二有源图案ap2之间位于第一场绝缘层105的上表面上的第一下导电衬层121的一端。第一下导电衬层121可以限定在第一有源图案ap1和第二有源图案ap2之间在第一场绝缘层105的上表面上的阶梯。
82.在根据一些示例实施例的半导体器件中，第一栅极结构120可以包括第一下导电衬层121，并且第二栅极结构220可以不包括第一下导电衬层121。当第一栅极结构120和第二栅极结构220直接接触时，可以基于第一下导电衬层121来区分第一栅极结构120和第二栅极结构220。
83.第一栅极结构120和第二栅极结构220之间的边界表面可以位于第一下导电衬层121的一端。由第一下导电衬层121限定的阶梯可以位于第一栅极结构120和第二栅极结构220之间的边界表面处。
84.第一下导电衬层121可以是例如调整功函数的p型功函数膜。第一下导电衬层121可以包括例如tin、tialn、tac、tan、tisin、tasin或tacn中的至少一种。在根据一些示例实施例的半导体器件中，第一下导电衬层121可以包括tin或tialn。
85.第一上导电衬层122可以设置在第一有源图案ap1上。第一上导电衬层122可以形成在第一下导电衬层121上。
86.当第一下导电衬层121完全填充第一下图案bp1和第一片图案ns1之间的空间以及相邻的第一片图案ns1之间的空间时，第一上导电衬层122可以沿着第一下导电衬层121的外轮廓延伸。第一上导电衬层122可以不形成在第一下图案bp1和第一片图案ns1之间的空间以及相邻的第一片图案ns1之间的空间中。第一上导电衬层122可以不沿着第一片图案ns1中的每一个的周边形成。
87.第二上导电衬层222可以设置在第二有源图案ap2上。第二上导电衬层222可以与第一上导电衬层122直接接触。
88.第二上导电衬层222可以形成在第二栅极绝缘层230上。第二上导电衬层222可以围绕第二片图案ns2中的每一个。第二上导电衬层222可以沿着第二片图案ns2中的每一个的周边设置。
89.第二上导电衬层222可以完全填充第二下图案bp2和第二片图案ns2之间的空间以及相邻的第二片图案ns2之间的空间。例如，当存在在第三方向d3上紧邻的第二下片图案
ns2和第二上片图案ns2时，第二上导电衬层222可以完全填充在第三方向d3上彼此面对的第二下片图案ns2的上表面和第二上片图案ns2的底表面之间的空间。
90.第一连接上导电衬层122和222可以设置在第一下导电衬层121上。例如，第一连接上导电衬层122和222可以与第一下导电衬层121直接接触。第一连接上导电衬层122和222可以设置在第一有源图案ap1和第二有源图案ap2上方。
91.因为第一下导电衬层121设置在第一上导电衬层122和第一栅极绝缘层130之间，所以第一上导电衬层122可以不与第一栅极绝缘层130接触。
92.在根据一些示例实施例的半导体器件中，第二上导电衬层222可以与形成在第二有源图案ap2上的第二栅极绝缘层230直接接触。第二上导电衬层222可以与围绕第二片图案ns2的周边的第二栅极绝缘层230直接接触。
93.第一连接上导电衬层122和222可以是例如控制功函数的n型功函数膜。第一连接上导电衬层122和222可以包括例如tial、tialc、taal或taalc中的一种。第一上导电衬层122和第二上导电衬层222可以形成在相同的高度处。在根据一些示例实施例的半导体器件中，第一连接上导电衬层122和222可以包括tial或tialc。
94.第一连接栅极填充层可以设置在第一连接上导电衬层122和222上。第一连接栅极填充层可以设置在第一有源图案ap1和第二有源图案ap2上方。第一栅极填充层123可以设置在第一有源图案ap1上。第二栅极填充层223可以设置在第二有源图案ap2上。
95.第一连接栅极填充层可以包括例如钨(w)、铝(al)、钴(co)、铜(cu)、钌(ru)、镍(ni)、铂(pt)、镍铂(ni-pt)、钛(ti)或氮化钛(tin)中的至少一种。第一栅极填充层123和第二栅极填充层223可以形成在相同的高度处。
96.尽管第一栅极填充层123和第二栅极填充层223被示出为单层，但是本公开不限于此。根据一些示例实施例，第一栅极填充层123和第二栅极填充层223中的每一个可以具有堆叠多个导电层的结构。
97.第一外延图案150可以设置在第一下图案bp1上。第一外延图案150可以设置在第一栅极结构120的至少一侧上。第一外延图案150可以连接到第一片图案ns1。
98.第二外延图案250可以设置在第二下图案bp2上。第二外延图案250可以设置在第二栅极结构220的至少一侧上。第二外延图案250可以连接到第二片图案ns2。
99.第一外延图案150可以被包括在使用第一片图案ns1作为沟道区域的第一p沟道晶体管10p的源/漏中。第二外延图案250可以被包括在使用第二片图案ns2作为沟道区域的第一n沟道晶体管10n的源/漏中。
100.第一栅极间隔物140可以设置在第一连接栅极结构50的侧壁上。第一栅极间隔物140可以设置在第一栅极结构120的侧壁和第二栅极结构220的侧壁上。
101.第一栅极间隔物140可以在第一方向d1上伸长。第一连接栅极结构50可以包括在第一方向d1上延伸的长侧壁和在第二方向d2上延伸的短侧壁。第一栅极间隔物140可以沿着第一连接栅极结构50的长侧壁延伸。第一栅极间隔物140可以不设置在第一连接栅极结构50的短侧壁上。
102.在图3中，设置在第二下图案bp2上的第一栅极间隔物140可以包括外间隔物141和内间隔物142。内间隔物142可以设置在沿第三方向d3相邻的第二片图案ns2之间。在图2中，设置在第一下图案bp1上的第一栅极间隔物140可以仅包括外间隔物141而不包括内间隔物
142。
103.与示出的示例不同，在一些示例实施例中，设置在第一下图案bp1上方的第一栅极间隔物140和设置在第二下图案bp2上方的第一栅极间隔物140二者都可以包括外间隔物141和内间隔物142。与示出的示例不同，在一些示例实施例中，设置在第一下图案bp1上方的第一栅极间隔物140和设置在第二下图案bp2上方的第一栅极间隔物140二者都可以仅包括外间隔物141，而不包括内间隔物142。
104.外间隔物141和内间隔物142可以各自包括例如氮化硅(sin)、氮氧化硅(sion)、氧化硅(sio2)、氮碳氧化硅(siocn)、氮化硅硼(sibn)、氧硼氮化硅(siobn)、碳氧化硅(sioc)或其组合中的至少一种。
105.一对栅极切割结构gcs可以设置在衬底100上。栅极切割结构gcs可以设置在第一场绝缘层105上。
106.栅极切割结构gcs可以在第一方向d1上彼此间隔开。第一有源图案ap1和第二有源图案ap2可以设置在沿第一方向d1相邻的栅极切割结构gcs之间。例如，第一下图案bp1和第二下图案bp2可以设置在沿第一方向d1相邻的栅极切割结构gcs之间。
107.第一连接栅极结构50可以设置在沿第一方向d1相邻的栅极切割结构gcs之间。栅极切割结构gcs可以分离在第一方向d1上相邻的栅极结构。第一连接栅极结构50的短侧壁可以面对栅极切割结构gcs的侧壁。
108.在根据一些示例实施例的半导体器件中，第一栅极绝缘层130、第一下导电衬层121和第一上导电衬层122可以沿着栅极切割结构gcs的侧壁延伸。第二栅极绝缘层230和第二上导电衬层222可以沿着栅极切割结构gcs的侧壁延伸。
109.作为一个示例，栅极切割结构gcs可以沿着标准单元的边界设置。例如，栅极切割结构gcs可以是标准单元隔离结构。作为另一示例，栅极切割结构gcs可以设置在sram区域中并且可以是栅极隔离结构。
110.栅极切割结构gcs可以包括例如氮化硅(sin)、氮氧化硅(sion)、氧化硅(sio2)、氮碳氧化硅(siocn)、氮化硅硼(sibn)、氧硼氮化硅(siobn)、碳氧化硅(sioc)、氧化铝(alo)或其组合中的至少一种。栅极切割结构gcs被示出为单层，但不限于此。
111.第一栅极封盖图案145可以设置在第一连接栅极结构50上。第一栅极封盖图案145可以设置在第一栅极结构120和第二栅极结构220上。第一栅极封盖图案145可以覆盖第一栅极填充层的上表面123_us和第二栅极填充层的上表面223_us。例如，第一栅极封盖图案的上表面145_us可以与层间绝缘层190的上表面和栅极切割结构gcs的上表面在相同的平面上。
112.第一栅极封盖图案145可以包括例如氮化硅(sin)、氮氧化硅(sion)、氧化硅(sio2)、碳氮化硅(sicn)、碳氧化硅(sioc)、碳氮氧化硅(siocn)或其组合中的至少一种。
113.栅极屏蔽绝缘图案160可以设置在第一连接栅极结构50上。栅极屏蔽绝缘图案160可以设置在第一栅极结构120和第二栅极结构220上。
114.栅极屏蔽绝缘图案160可以设置在第一栅极间隔物140的侧壁上。栅极屏蔽绝缘图案160可以设置在栅极切割结构gcs的侧壁上。栅极屏蔽绝缘图案160可以沿着第一栅极间隔物140的侧壁的一部分和栅极切割结构gcs的侧壁的一部分延伸。在根据一些示例实施例的半导体器件中，栅极屏蔽绝缘图案160可以设置在第一栅极间隔物140和第一栅极封盖图
案145之间，以及在栅极切割结构gcs和第一栅极封盖图案145之间。在平面图中，栅极屏蔽绝缘图案160可以具有闭环形状。
115.栅极屏蔽绝缘图案160可以包括彼此相对的第一侧壁160_sw1和第二侧壁160_sw2。栅极屏蔽绝缘图案160的第一侧壁160_sw1可以面对第一栅极封盖图案145。在另一方面，栅极屏蔽绝缘图案160的第一侧壁160_sw1可以面对第一连接栅极结构50的长侧壁和第一连接栅极结构50的短侧壁。栅极屏蔽绝缘图案160的第二侧壁160_sw2可以面对第一栅极间隔物140和栅极切割结构gcs。
116.栅极屏蔽绝缘图案160可以延伸到第一栅极封盖图案145的上表面145_us。在根据一些示例实施例的半导体器件中，第一栅极封盖图案145不覆盖栅极屏蔽绝缘图案160的上表面160_us。例如，栅极屏蔽绝缘图案160的上表面160_us可以与第一栅极封盖图案145的上表面145_us在相同的平面上。
117.栅极屏蔽绝缘图案160包括绝缘材料。栅极屏蔽绝缘图案160可以包括例如氮化硅(sin)、氮氧化硅(sion)、碳氮化硅(sicn)、碳氧化硅(sioc)、氮碳氧化硅(siocn)或其组合中的至少一种。
118.在图4至图6中，栅极屏蔽绝缘图案160可以覆盖第一栅极绝缘层130的上表面130_us和第二栅极绝缘层230的上表面230_us。栅极屏蔽绝缘图案160可以覆盖第一下导电衬层121的上表面121_us的至少一部分。栅极屏蔽绝缘图案160可以与第一栅极绝缘层130的上表面130_us、第二栅极绝缘层230的上表面230_us和第一下导电衬层121的上表面121_us接触。
119.例如，栅极屏蔽绝缘图案160可以覆盖第一下导电衬层121的上表面121_us的一部分。栅极屏蔽绝缘图案160的厚度t1可以小于第一栅极绝缘层130的厚度t21和第一下导电衬层121的厚度t22之和。
120.与图中所示的不同，栅极屏蔽绝缘图案160可以不覆盖第一下导电衬层121的上表面121_us。栅极屏蔽绝缘图案160的底表面160_bs可以不与第一下导电衬层121的上表面121_us接触。
121.因为栅极屏蔽绝缘图案160覆盖第一栅极绝缘层130的上表面130_us和第二栅极绝缘层230的上表面230_us，所以第一栅极封盖图案145可以不与第一栅极绝缘层130和第二栅极绝缘层230接触。
122.第一栅极绝缘层130可以不沿着栅极屏蔽绝缘图案160和第一栅极间隔物140之间的边界延伸。第一栅极绝缘层130可以不沿着栅极屏蔽绝缘图案160和栅极切割结构gcs之间的边界延伸。换句话说，栅极屏蔽绝缘图案160可以不设置在第一栅极绝缘层130和第一栅极间隔物140之间，以及第一栅极绝缘层130和栅极切割结构gcs之间。栅极屏蔽绝缘图案160可以不设置在第二栅极绝缘层230和第一栅极间隔物140之间，以及第二栅极绝缘层230和栅极切割结构gcs之间。
123.第一上导电衬层122可以沿着栅极屏蔽绝缘图案160的第一侧壁160_sw1延伸。第一上导电衬层122可以设置在栅极屏蔽绝缘图案160和第一栅极填充层123之间。第一上导电衬层122的一部分可以在栅极屏蔽绝缘图案160和第一栅极填充层123之间延伸。第一上导电衬层122可以延伸到第一栅极填充层123的上表面123_us。第一上导电衬层122可以与栅极屏蔽绝缘图案160的第一侧壁160_sw1接触。
124.第二上导电衬层222可以沿着栅极屏蔽绝缘图案160的第一侧壁160_sw1和栅极屏蔽绝缘图案160的底表面160_bs延伸。第二上导电衬层222可以延伸到第二栅极填充层223的上表面223_us。第二上导电衬层222可以与栅极屏蔽绝缘图案160的第一侧壁160_sw1接触。
125.第一栅极封盖图案145可以覆盖第一栅极填充层123的上表面123_us、第二栅极填充层223的上表面223_us、第一上导电衬层122的上表面122_us和第二上导电衬层222的上表面222_us。例如，第一栅极封盖图案145可以与第一栅极填充层123、第二栅极填充层223、第一上导电衬层122和第二上导电衬层222接触。
126.在图5和图6中，第一栅极绝缘层130的上表面130_us、第一下导电衬层121的上表面121_us、第一上导电衬层122的上表面122_us、第二栅极绝缘层230的上表面230_us、以及第二上导电衬层222的上表面222_us可以包括倾斜表面。第一栅极填充层123的上表面123_us和第二栅极填充层223的上表面223_us中的每一个可以具有凹形形状。
127.在根据一些示例实施例的半导体器件中，第一栅极结构120的第一栅极绝缘层130和第一下导电衬层121可以被定义为栅极衬层图案。栅极屏蔽绝缘图案160可以覆盖栅极衬层图案的上表面130_us和121_us的至少一部分。第一栅极结构120的第一上导电衬层122和第一栅极填充层123可以被定义为栅极上图案。第二栅极结构220也可以与第一栅极结构120类似地定义。
128.例如，第一栅极结构120的栅极衬层图案的上表面可以包括倾斜表面。第一栅极结构120的栅极上图案的上表面可以具有凹形形状。
129.例如，相对于第一有源图案ap1的上表面ns1_us，第一栅极绝缘层130的上表面130_us和第一下导电衬层121的上表面121_us低于第一栅极填充层123的上表面123_us和第一上导电衬层122的上表面122_us。例如，当第一有源图案ap1包括第一片图案ns1时，第一有源图案的上表面ns1_us可以是设置在第一片图案ns1中的最上方部分上的片图案的上表面。相对于第二有源图案ap2的上表面ns2_us，第二栅极绝缘层的上表面230_us低于第二栅极填充层223的上表面223_us和第二上导电衬层222的上表面222_us。
130.栅极屏蔽绝缘图案160可以覆盖第一下导电衬层121的上表面121_us的至少一部分。即，相对于第一有源图案ap1的上表面ns1_us，第一栅极绝缘层130的上表面130_us和第二栅极绝缘层230的上表面230_us可以与栅极屏蔽绝缘图案160的底表面位于相同的高度处。在一些示例实施例中，相对于第一有源图案ap1的上表面ns1_us，第一栅极绝缘层130的上表面130_us和第二栅极绝缘层230的上表面230_us可以低于栅极屏蔽绝缘图案160的底表面160_bs。
131.在图5中，从第一有源图案ap1的上表面ns1_us到第一栅极绝缘层130的上表面130_us的高度h11小于从第一有源图案ap1的上表面ns1_us到第一栅极填充层123的上表面123_us的高度h14、以及从第一有源图案ap1的上表面ns1_us到第一上导电衬层122的上表面122_us的高度h13。从第一有源图案ap1的上表面ns1_us到第一栅极绝缘层130的上表面130_us的高度h11大于从第一有源图案ap1的上表面ns1_us到第一下导电衬层121的上表面121_us的高度h12。从第一有源图案ap1的上表面ns1_us到第一栅极填充层123的上表面123_us的高度h14小于从第一有源图案ap1的上表面ns1_us到第一上导电衬层122的上表面122_us的高度h13。这里，“上表面的高度”可以意味着从有源图案的上表面到上表面的最低
部分的高度。当然，尽管未示出，但图5中的第一栅极结构120中的高度关系也可以应用于图6所示的第二栅极结构220。
132.第一栅极结构120的栅极衬层图案的上表面130_us和121_us可以具有第一阶梯sp1。第一栅极结构120的栅极上图案的上表面122_us和123_us可以具有第二阶梯sp2。第一栅极填充层的上表面123_us可以具有第三阶梯sp3。这里，“上表面的阶梯”可以是上表面的最高部分和上表面的最低部分相对于有源图案的上表面之间的高度差。
133.栅极衬层图案的上表面130_us和121_us的阶梯sp1小于栅极上图案的上表面122_us和123_us的阶梯sp2。作为一个示例，栅极衬层图案的上表面130_us和121_us的阶梯sp1可以小于第一栅极填充层的上表面123_us的阶梯sp3。作为另一示例，栅极衬层图案的上表面130_us和121_us的阶梯sp1可以与第一栅极填充层的上表面123_us的阶梯sp3相同。作为另一示例，栅极衬层图案的上表面130_us和121_us的阶梯sp1可以大于第一栅极填充层的上表面123_us的阶梯sp3。
134.与图中所示的不同，作为一个示例，栅极衬层图案的上表面130_us和121_us的阶梯sp1可以与栅极上图案的上表面122_us和123_us的阶梯sp2相同。作为另一示例，栅极衬层图案的上表面130_us和121_us的阶梯sp1可以大于栅极上图案的上表面122_us和123_us的阶梯sp2。
135.第一源/漏接触部180可以设置在第一外延图案150上。第一硅化物层155可以进一步设置在第一源/漏接触部180和第一外延图案150之间。
136.第二源/漏接触部280可以设置在第二外延图案250上。第二硅化物层255可以进一步设置在第二源/漏接触部280和第二外延图案250之间。
137.第一源/漏接触部180和第二源/漏接触部280中的每一个可以包含导电材料，例如，金属、金属氮化物、金属碳氮化物、二维(2d)材料或导电半导体材料。尽管为了简化描述示出了第一源/漏接触部180和第二源/漏接触部280中的每一个为单层，但是本公开不限于此。在一个示例中，第一源/漏接触部180和第二源/漏接触部280可以包括接触阻挡层和填充由接触阻挡层限定的空间的接触填充层。在另一示例中，第一源/漏接触部180和第二源/漏接触部280可以仅包括接触填充层而不包括接触阻挡层。第一硅化物层155和第二硅化物层255中的每一个可以包含例如金属硅化物材料。
138.由于第一栅极结构120和第二栅极结构220的高度在与源/漏接触部180和280相邻的部分中降低，栅极屏蔽绝缘图案160可以减轻或防止源/漏接触部180和280与栅极结构120和220之间的短路。此外，由于第一栅极结构120和第二栅极结构220的高度在与源/漏接触部180和280相邻的部分中降低，源/漏接触部180和280与栅极结构120和220之间的电容可以减小。
139.层间绝缘层190可以设置在第一外延图案150和第二外延图案250上。层间绝缘层190可以包括例如氧化硅、氮化硅、氮氧化硅、可流动氧化物(fox)、东燃硅氮烷(tosz)、未掺杂二氧化硅玻璃(usg)、硼硅玻璃(bsg)、磷硅玻璃(psg)、硼磷硅玻璃(bpsg)、等离子增强正硅酸四乙酯(peteos)、氟化硅酸盐玻璃(fsg)、碳掺杂氧化硅(cdo)、干凝胶、气凝胶、无定形氟化碳、有机硅酸盐玻璃(osg)、聚对二甲苯、双苯并环丁烯(bcb)、silk、聚酰亚胺、多孔高分子材料或其组合。然而，本公开不限于此。
140.尽管未示出，但是沿着栅极切割结构gcs在第二方向d2上延伸的布线可以设置在
栅极切割结构gcs上。
141.图7至图11是各自示出了根据一些示例实施例的半导体器件的图。为了简化描述，以下描述将集中在与参考图1至图6的描述的不同之处。供参考，图7至图11分别是图2的部分p的放大图。参考图7至图11，与图3的部分q相关的放大图可以容易地推断。
142.参考图7和图8，在根据一些示例实施例的半导体器件中，栅极屏蔽绝缘图案160可以完全覆盖第一下导电衬层121的上表面121_us。
143.在图7中，栅极屏蔽绝缘图案160的厚度t1可以等于第一栅极绝缘层130的厚度t21和第一下导电衬层121的厚度t22之和。
144.在图8中，栅极屏蔽绝缘图案160的厚度t1可以大于第一栅极绝缘层130的厚度t21和第一下导电衬层121的厚度t22之和。在这种情况下，第一上导电衬层122可以覆盖栅极屏蔽绝缘图案160的底表面160_bs的一部分。
145.参考图9，在根据一些示例实施例的半导体器件中，相对于第一有源图案的上表面ns1_us，第一栅极绝缘层的上表面130_us和第一下导电衬层121的上表面121_us可以是平坦的。
146.第一上导电衬层122的上表面122_us和第一栅极填充层123的上表面123_us可以是相对于第一有源图案的上表面ns1_us平坦的。
147.与图中所示的不同，第一上导电衬层122的上表面122_us可以包括倾斜表面，并且第一栅极填充层123的上表面123_us可以具有凹形形状。
148.参考图10，在根据一些示例实施例的半导体器件中，从第一有源图案ap1的上表面ns1_us到第一下导电衬层121的上表面121_us的高度h12可以与从第一有源图案ap1的上表面ns1_us到第一栅极填充层的上表面123_us的高度h14相同。
149.从第一有源图案ap1的上表面ns1_us到第一栅极绝缘层130的上表面130_us的高度h11大于从第一有源图案ap1的上表面ns1_us到第一栅极填充层123的上表面123_us的高度h14。从第一有源图案ap1的上表面ns1_us到第一上导电衬层122的上表面122_us的高度h13大于从第一有源图案ap1的上表面ns1_us到第一下导电衬层121的上表面121_us的高度h12。
150.参考图11，在根据一些示例实施例的半导体器件中，从第一有源图案ap1的上表面ns1_us到第一下导电衬层121的上表面121_us的高度h12大于从第一有源图案ap1的上表面ns1_us到第一栅极填充层123的上表面123_us的高度h14。
151.作为一个示例，从第一有源图案ap1的上表面ns1_us到第一上导电衬层122的上表面122_us的高度h13可以大于从第一有源图案ap1的上表面ns1_us到第一下导电衬层121的上表面121_us的高度h12。作为另一示例，从第一有源图案ap1的上表面ns1_us到第一上导电衬层122的上表面122_us的高度h13可以与从第一有源图案ap1的上表面ns1_us到第一下导电衬层121的上表面121_us的高度h12相同。作为一个示例，从第一有源图案ap1的上表面ns1_us到第一上导电衬层122的上表面122_us的高度h13可以小于从第一有源图案ap1的上表面ns1_us到第一下导电衬层121的上表面121_us的高度h12。
152.图12至图14是示出了根据一些示例实施例的半导体器件的图。为了简化描述，以下描述将集中在与参考图1至图6的描述的不同之处。
153.参考图12至图14，在根据一些示例实施例的半导体器件中，第一栅极封盖图案145
可以覆盖栅极屏蔽绝缘图案160的上表面160_us。第一栅极封盖图案145可以与栅极屏蔽绝缘图案160的上表面160_us接触。
154.栅极屏蔽绝缘图案160不延伸到第一栅极封盖图案145的上表面145_us。栅极屏蔽绝缘图案160的上表面160_us低于第一栅极封盖图案145的上表面145_us。
155.第一栅极封盖图案145可以覆盖第一栅极间隔物140的上表面。
156.在制造第一连接栅极结构50的过程期间，可以蚀刻栅极屏蔽绝缘图案160的一部分和第一栅极间隔物140的一部分，使得栅极屏蔽绝缘图案160的上表面160_us可以降低。此后，第一栅极封盖图案145可以覆盖蚀刻后的栅极屏蔽绝缘图案160的上表面160_us。
157.图15至图19是示出了根据一些示例实施例的半导体器件的图。为了简化描述，以下描述将集中在与参考图1至图6的描述的不同之处。
158.参考图15至图19，在根据一些示例实施例的半导体器件中，相对于第一有源图案ap1的上表面ns1_us，第一上导电衬层122的上表面122_us可以低于栅极屏蔽绝缘图案160的底表面160_bs。相对于第二有源图案ap2的上表面ns2_us，第二上导电衬层222的上表面222_us可以低于栅极屏蔽绝缘图案160的底表面160_bs。
159.第一上导电衬层122不沿着栅极屏蔽绝缘图案160的第一侧壁160_sw1延伸。第二上导电衬层222不沿着栅极屏蔽绝缘图案160的第一侧壁160_sw1延伸。第一上导电衬层122和第二上导电衬层222不覆盖栅极屏蔽绝缘图案的第一侧壁160_sw1。
160.第一上导电衬层122不设置在栅极屏蔽绝缘图案160和第一栅极填充层123之间。第一栅极填充层123可以与栅极屏蔽绝缘图案160的第一侧壁160_sw1接触。第一上导电衬层122不延伸到第一栅极填充层123的上表面123_us。
161.第二上导电衬层222不设置在栅极屏蔽绝缘图案160和第二栅极填充层223之间。第二栅极填充层223可以与栅极屏蔽绝缘图案160的第一侧壁160_sw1接触。第二上导电衬层222不延伸到第二栅极填充层223的上表面223_us。
162.第一栅极封盖图案145可以与第一栅极填充层123和第二栅极填充层223接触，但是可以不与第一上导电衬层122和第二上导电衬层222接触。
163.在根据一些示例实施例的半导体器件中，第一栅极结构120的第一栅极绝缘层130、第一下导电衬层121和第一下导电衬层122可以被定义为栅极衬层图案。栅极屏蔽绝缘图案160可以覆盖栅极衬层图案的上表面130_us、121_us和122_us的至少一部分。第一栅极结构120的第一栅极填充层123可以被定义为栅极上图案。第二栅极结构220也可以与第一栅极结构120类似地定义。
164.相对于第一有源图案ap1的上表面ns1_us，第一栅极绝缘层130的上表面130_us、第一下导电衬层121的上表面121_us和第一上导电衬层122的上表面122_us低于第一栅极填充层123的上表面123_us。相对于第二有源图案ap2的上表面ns2_us，第二栅极绝缘层230的上表面230_us和第二上导电衬层222的上表面222_us低于第二栅极填充层223的上表面223_us。
165.在图18中，从第一有源图案ap1的上表面ns1_us到第一上导电衬层122的上表面122_us的高度h13小于从第一有源图案ap1的上表面ns1_us到第一栅极填充层123的上表面123_us的高度h14。从第一有源图案ap1的上表面ns1_us到第一上导电衬层122的上表面122_us的高度h13小于从第一有源图案ap1的上表面ns1_us到第一下导电衬层121的上表面
121_us的高度h12。当然，尽管未示出，但图18中的第一栅极结构120中的高度关系也可以应用于图19所示的第二栅极结构220。
166.图20是示出了根据一些示例实施例的半导体器件的图。为了简化描述，以下描述将集中在与参考图1至图6的描述的不同之处。
167.参考图20，在根据一些示例实施例的半导体器件中，第一栅极绝缘层130、第一下导电衬层121和第一上导电衬层122不沿着栅极切割结构gcs的侧壁延伸。第二栅极绝缘层230和第二上导电衬层222不沿着栅极切割结构gcs的侧壁延伸。
168.栅极屏蔽绝缘图案160不设置在栅极切割结构gcs和第一栅极封盖图案145之间。同时，栅极屏蔽绝缘图案160设置在第一栅极间隔物140和第一栅极封盖图案145之间。在平面图中，栅极屏蔽绝缘图案160可以具有在第二方向d2上彼此间隔开并在第一方向d1上延伸的线的形状。
169.图21至图24是示出了根据一些示例实施例的半导体器件的图。为了简化描述，以下描述将集中在与参考图1至图6的描述的不同之处。
170.参考图21至图24，在根据一些示例实施例的半导体器件中，第一栅极封盖图案145可以与第一栅极绝缘层130、第二栅极绝缘层230和第一下导电衬层121接触。
171.换句话说，第一栅极封盖图案145可以覆盖图5中的第一栅极绝缘层130的上表面130_us、图6中的第二栅极绝缘层230的上表面230_us、以及图5中的第一下导电衬层121的上表面121_us。即，第一栅极封盖图案145可以覆盖栅极衬层图案121的上表面130_us和121_us的至少一部分。
172.第一栅极封盖图案145可以包括水平部分145h和竖直部分145v。第一栅极封盖图案145的水平部分145h可以覆盖第一栅极填充层123的上表面和第二栅极填充层223的上表面。第一栅极封盖图案145的竖直部分145v可以在第一栅极间隔物140和第一上导电衬层122之间延伸。第一栅极封盖图案145的竖直部分145v可以在第一栅极间隔物140和第二上导电衬层222之间延伸。第一栅极封盖图案145的竖直部分145v可以在栅极切割结构gcs和第一上导电衬层122之间延伸。
173.在图23中，栅极切割结构gcs和第一上导电衬层122之间的空间可以被第一栅极封盖图案145完全填充。
174.在图24中，第一栅极封盖图案145的竖直部分145v可以包括气隙ag。尽管未示出，但是第一栅极间隔物140和第一上导电衬层122之间的第一栅极封盖图案的竖直部分145v可以包括气隙ag。第一栅极间隔物140和第二上导电衬层222之间的第一栅极封盖图案145的竖直部分145v可以包括气隙ag。
175.图25至图27是示出了根据一些示例实施例的半导体器件的图。为了简化描述，以下描述将集中在与参考图1至图6的描述的不同之处。
176.参考图25至图27，在根据一些示例实施例的半导体器件中，第二栅极结构220还可以包括设置在第二栅极绝缘层230和第二上导电衬层222之间的第二下导电衬层221。此外，第一有源图案ap1和第二有源图案ap2可以是从衬底100突出的鳍形图案。
177.第一有源图案ap1的一部分和第二有源图案ap2的一部分可以突出到第一场绝缘层105的上表面上方。
178.第一连接栅极结构50可以覆盖突出到第一场绝缘层105的上表面上方的第一有源
图案ap1的一部分和第二有源图案ap2的一部分。例如，比鳍沟槽ft更深的深沟槽dt可以设置在第一有源图案ap1和第二有源图案ap2之间。
179.与图中所示的不同，作为一个示例，深沟槽dt可以不形成在第一有源图案ap1和第二有源图案ap2之间。作为另一示例，其上表面被第一场绝缘层105覆盖的虚设鳍图案可以设置在第一有源图案ap1和第二有源图案ap2之间。
180.尽管示出了一个第一有源图案ap1和一个第二有源图案ap2设置在由深沟槽dt限定的有源区域内，但这仅仅是为了简化描述，并且本公开不限于此。
181.第二下导电衬层221可以设置在第二有源图案ap2上。第二下导电衬层221可以形成在第二栅极绝缘层230上。第二下导电衬层221可以沿着设置在第一场绝缘层105的上表面上方的第二有源图案ap2的轮廓设置。
182.第二下导电衬层221可以在第一场绝缘层105的上表面上与第一下导电衬层121直接接触。例如，第一下导电衬层121的厚度t31可以大于第二下导电衬层221的厚度t32。阶梯形状可以形成在第二下导电衬层221和第一下导电衬层121之间的边界处。在第二下导电衬层221和第一下导电衬层121限定的阶梯可以位于第一栅极结构120和第二栅极结构220之间的边界表面处。
183.第二下导电衬层221包括与第一下导电衬层121相同的材料。
184.在图27中，栅极屏蔽绝缘图案160可以设置在具有不同厚度的下导电衬层121和221的上表面上。换句话说，虽然第一下导电衬层121的厚度t31和第二下导电衬层221的厚度t32不同，但是第一下导电衬层121的上表面上的栅极屏蔽绝缘图案160的厚度t1与第二下导电衬层221的上表面上的栅极屏蔽绝缘图案160的厚度t1相同。
185.图28至图30是示出了根据一些示例实施例的半导体器件的图。供参考，图28是示出了根据一些示例实施例的半导体器件的布局图。图29和图30是沿图28的线d-d和e-e截取的截面图。
186.图28的第一区域i中示出的第一有源图案ap1、第二有源图案ap2和第一连接栅极结构50可以与参考图1至图27所描述的那些相同或基本相似。此外，沿图16的线a-a和c-c截取的截面图可以与参考图2至图27所描述的附图之一相同或基本相似。因此，以下描述将主要集中在图28的第二区域ii、以及图29和图30。
187.此外，在图28的第四有源图案ap4中，未示出沿第五方向d5截取的截面图，但是本公开领域的技术人员当然可以通过图2至图27所示的内容推断出该截面图。
188.参考图28和图30，根据一些示例实施例的半导体器件可以包括设置在第一区域i中的第一有源图案ap1、第二有源图案ap2和第一连接栅极结构50，以及设置在第二区域ii中的第三有源图案ap3、第四有源图案ap4和第二连接栅极结构60。
189.衬底100可以包括第一区域i和第二区域ii。第一区域i和第二区域ii中的每一个可以是逻辑区域、sram区域和i/o区域中的一个。作为一个示例，第一区域i和第二区域ii可以是相同的区域。作为另一示例，第一区域i和第二区域ii可以是不同的区域。
190.第三有源图案ap3和第四有源图案ap4可以设置在衬底100上。第三有源图案ap3和第四有源图案ap4中的每一个可以在第五方向d5上伸长。第三有源图案ap3和第四有源图案ap4可以在第四方向d4上彼此相邻。第三有源图案ap3可以是形成pmos的区域，并且第四有源图案ap4可以是形成nmos的区域。
191.第三有源图案ap3可以包括第三下图案bp3和多个第三片图案ns3。第四有源图案ap4可以包括第四下图案bp4和多个第四片图案ns4。第三下图案bp3可以在第四方向d4上与第四下图案bp4间隔开。第三下图案bp3和第四下图案bp4可以由在第五方向d5上延伸的鳍沟槽ft分离。
192.多个第三片图案ns3可以设置在第三下图案bp3上。多个第三片图案ns3可以在第三方向d3上与第三下图案bp3间隔开。多个第四片图案ns4可以设置在第四下图案bp4上。多个第四片图案ns4可以在第六方向d6上与第四下图案bp4间隔开。
193.第二场绝缘层106可以形成在衬底100上。第二场绝缘层106可以在第三有源图案ap3和第四有源图案ap4之间设置在衬底100上。第二场绝缘层106可以设置在第三下图案bp3和第四下图案bp4之间。第二场绝缘层106可以覆盖第三下图案bp3的侧壁和第四下图案bp4的侧壁。第二场绝缘层106可以包括例如氧化物层、氮化物层、氮氧化物层或其组合。
194.第二连接栅极结构60可以形成在衬底100上。第二连接栅极结构60可以设置在第二场绝缘层106上。第二连接栅极结构60可以与第三有源图案ap3、第四有源图案ap4和第二场绝缘层106相交。第二连接栅极结构60可以在第四方向d4上伸长。第四方向d4可以是垂直于第五方向d5的方向。
195.第二连接栅极结构60可以与第三下图案bp3和第四下图案bp4相交。第二连接栅极结构60可以围绕第三片图案ns3中的每一个和第四片图案ns4中的每一个。
196.例如，第二连接栅极结构60在第五方向d5上的宽度w2大于第一连接栅极结构50在第二方向d2上的宽度w1。
197.第二连接栅极结构60可以包括第三栅极结构320和第四栅极结构420。第三栅极结构320可以是p型栅极结构，并且第四栅极结构420可以是n型栅极结构。
198.第三栅极结构320可以形成在第三有源图案ap3上。第三栅极结构320可以与第三有源图案ap3相交。第三栅极结构320可以与第三下图案bp3相交。第三栅极结构320可以围绕第三片图案ns3中的每一个。
199.第四栅极结构420可以形成在第四有源图案ap4上。第四栅极结构420可以与第四有源图案ap4相交。第四栅极结构420可以与第四下图案bp4相交。第四栅极结构420可以围绕第四片图案ns4中的每一个。
200.第二p沟道晶体管20p可以被限定在第三栅极结构320和第三有源图案ap3相交的区域中，并且第二n沟道晶体管20n可以被限定在第四栅极结构420和第四有源图案ap4相交的区域中。
201.第二连接栅极结构60可以包括第二连接栅极绝缘层(例如，第三栅极绝缘层330和第四栅极绝缘层430)、第三下导电衬层321、第二连接上导电衬层322和422(第三上导电衬层322和第四上导电衬层422)以及第二连接栅极填充层(例如，第三栅极填充层323和第四栅极填充层423)。
202.第三栅极结构320可以包括第三栅极绝缘层330、第三下导电衬层321、第三上导电衬层322和第三栅极填充层323。第四栅极结构420可以包括第四栅极绝缘层430、第四上导电衬层422和第四栅极填充层423。
203.因为第三栅极结构320和第四栅极结构420可以与参考图1至图6描述的第一栅极结构120和第二栅极结构220相同或基本相似，所以将省略冗余描述。
204.第三外延图案350可以设置在第三下图案bp3上。尽管未示出，但是外延图案也可以设置在第四下图案bp4上。
205.第二栅极间隔物340可以设置在第二连接栅极结构60的侧壁上。第二栅极间隔物340可以沿着第二连接栅极结构60的长侧壁延伸。
206.第二栅极封盖图案345可以设置在第二连接栅极结构60上。第二栅极封盖图案345可以完全覆盖第三栅极结构320的上表面320_us。第二栅极封盖图案345的上表面345_us可以与层间绝缘层190的上表面和栅极切割结构gcs的上表面在相同的平面上。
207.第三栅极结构320的上表面320_us可以包括第三栅极绝缘层330的上表面、第三下导电衬层321的上表面、第三上导电衬层322的上表面和第三栅极填充层323的上表面。例如，第三栅极结构320的上表面320_us可以具有凹形形状。相对于第三有源图案ap3的上表面，第三栅极绝缘层330的上表面可以高于第三下导电衬层321的上表面。第三下导电衬层321的上表面可以高于第三上导电衬层322的上表面。第三上导电衬层322的上表面可以高于第三栅极填充层323的上表面。
208.例如，第二栅极封盖图案345可以与第三栅极绝缘层330的上表面、第三下导电衬层321的上表面、第三上导电衬层322的上表面和第三栅极填充层323的上表面接触。
209.因为关于第四栅极结构420的上表面的内容可以与关于第三栅极结构的上表面320_us的内容相同或基本相似，所以下面将省略其描述。
210.图31至图46是示出了根据一些示例实施例的制造半导体器件的方法的中间步骤的图。
211.供参考，图31、图33、图35、图37、图39、图41、图43和图45是沿图1的线a-a截取的中间步骤图。图32、图34、图36、图38、图40、图42、图44和图46是沿图1的线c-c截取的中间步骤图。
212.参考图31和图32，可以在衬底100上形成与第一有源图案ap1和第二有源图案ap2相交的栅极沟槽50t。
213.栅极沟槽50t可以由第一栅极间隔物140限定。
214.在形成栅极沟槽50t的同时，可以形成第一有源图案ap1和第二有源图案ap2。更具体地，当形成栅极沟槽50t时，可以形成与第一下图案bp1间隔开的第一片图案ns1和与第二下图案bp2间隔开的第二片图案ns2。
215.参考图33和图34，可以沿着栅极沟槽50t的侧壁和底表面顺序地形成预栅极绝缘层130p和下栅极导电层121p。
216.预栅极绝缘层130p可以沿着第一场绝缘层105的上表面、第一下图案bp1的上表面和第二下图案bp2的上表面延伸。可以沿着第一片图案ns1的周边和第二片图案ns2的周边形成预栅极绝缘层130p。
217.可以在预栅极绝缘层130p上形成下栅极导电层121p。下栅极导电层121p可以完全填充第一下图案bp1和第一片图案ns1之间的空间以及相邻的第一片图案ns1之间的空间。此外，下栅极导电层121p可以完全填充第二下图案bp2和第二片图案ns2之间的空间以及相邻的第二片图案ns2之间的空间。
218.参考图35和图36，可以在下栅极导电层121p上形成牺牲图案70。
219.牺牲图案70可以填充栅极沟槽50t的一部分。牺牲图案70可以包括例如非晶碳层
(acl)、旋涂硬掩模(soh)或光刻胶膜(pr)，但不限于此。
220.参考图37和图38，可以使用牺牲图案70去除突出到牺牲图案70的上表面上方的预栅极绝缘层130p和下栅极导电层121p。
221.因此，可以在栅极沟槽50t中形成第一栅极绝缘层130、第二栅极绝缘层230、第一下导电衬层121和第二下导电衬层221。
222.第一栅极绝缘层130的上表面和第一下导电衬层121的上表面可以包括倾斜表面。第二栅极绝缘层230的上表面和第二下导电衬层221的上表面可以包括倾斜表面。
223.参考图39至图42，可以在第一栅极绝缘层130的上表面130_us和第一下导电衬层121的上表面121_us上形成栅极屏蔽绝缘图案160。可以在第二栅极绝缘层230的上表面230_us和第二下导电衬层221的上表面221_us上形成栅极屏蔽绝缘图案160。
224.栅极屏蔽绝缘图案160可以沿着栅极沟槽50t的侧壁延伸。栅极屏蔽绝缘图案160可以形成在第一栅极间隔物140的侧壁的一部分和栅极切割结构gcs的侧壁的一部分上。
225.随后，可以去除栅极沟槽50t中的牺牲图案70。
226.尽管未示出，但是在去除牺牲图案70之后，可以形成填充栅极沟槽50t的一部分的掩模图案。掩模图案在第三方向d3上与第一有源图案ap1交叠，但在第三方向d3上不与第二有源图案ap2交叠。掩模图案覆盖第一下导电衬层121但不覆盖第二下导电衬层221。
227.可以使用掩模图案去除第二下导电衬层221。
228.随后，可以去除掩模图案。
229.参考图43和图44，可以在第一下导电衬层121和栅极屏蔽绝缘图案160上形成上栅极导电层122p和预栅极填充层123p。
230.上栅极导电层122p可以沿着第一下导电衬层121和第二栅极绝缘层230延伸。上栅极导电层122p沿着栅极屏蔽绝缘图案160的侧壁延伸。上栅极导电层122p覆盖栅极屏蔽绝缘图案160的侧壁。
231.可以在上栅极导电层122p上形成预栅极填充层123p。预栅极填充层123p可以填充栅极沟槽50t。
232.参考图45和图46，可以去除预栅极填充层123p和上栅极导电层122p的一部分以形成第一上导电衬层122、第二上导电衬层222、第一栅极填充层123和第二栅极填充层223。
233.随后，参考图2至图4，可以在第一栅极填充层123和第二栅极填充层223上形成第一栅极封盖图案145。
234.第一栅极封盖图案145可以填充在形成第一连接栅极结构50之后剩余的栅极沟槽50t。
235.与图中所示的不同，在去除第一栅极封盖图案145之前，可以去除栅极屏蔽绝缘图案160。在这种情况下，第一栅极封盖图案145也可以填充其中去除了栅极屏蔽绝缘图案160的空间。当去除栅极屏蔽绝缘图案160时，栅极屏蔽绝缘图案160可以包括氧化硅或介电常数小于氧化硅的低k材料，但不限于此。
236.在结束详细描述时，本领域技术人员应明白，在基本上不脱离本发明构思的原理的情况下，可以对所公开的示例实施例进行许多变化和修改。因此，所公开的发明构思的示例实施例仅用于一般性和描述性意义，而不是用于限制的目的。

技术特征：
1.一种半导体器件，包括：有源图案，在第一方向上延伸；栅极结构，在所述有源图案上，所述栅极结构在不同于所述第一方向的第二方向上延伸，所述栅极结构包括栅极绝缘层和栅极填充层；在所述第二方向上延伸的栅极间隔物，在所述栅极结构的侧壁上；栅极屏蔽绝缘图案，在所述栅极间隔物的侧壁上，所述栅极屏蔽绝缘图案覆盖所述栅极绝缘层的上表面，并且所述栅极屏蔽绝缘图案包括绝缘材料；以及覆盖所述栅极填充层的上表面的栅极封盖图案，在所述栅极结构上。2.根据权利要求1所述的半导体器件，其中，所述栅极结构还包括在所述栅极填充层和所述栅极绝缘层之间的下导电衬层，并且所述栅极屏蔽绝缘图案覆盖所述下导电衬层的上表面的至少一部分。3.根据权利要求2所述的半导体器件，其中，所述栅极屏蔽绝缘图案的厚度小于所述栅极绝缘层的厚度和所述下导电衬层的厚度之和。4.根据权利要求2所述的半导体器件，其中，所述栅极屏蔽绝缘图案的厚度等于所述栅极绝缘层的厚度和所述下导电衬层的厚度之和。5.根据权利要求2所述的半导体器件，其中，所述栅极结构还包括在所述下导电衬层和所述栅极填充层之间的上导电衬层，并且所述上导电衬层的一部分在所述栅极填充层和所述栅极屏蔽绝缘图案之间延伸。6.根据权利要求2所述的半导体器件，其中，所述栅极结构还包括在所述下导电衬层和所述栅极填充层之间的上导电衬层，并且所述上导电衬层的上表面低于所述栅极屏蔽绝缘图案的底表面。7.根据权利要求1所述的半导体器件，其中，所述栅极结构还包括在所述栅极填充层和所述栅极绝缘层之间的导电衬层，并且所述导电衬层沿着所述栅极屏蔽绝缘图案的底表面和所述栅极屏蔽绝缘图案的侧壁延伸。8.根据权利要求1所述的半导体器件，其中，相对于所述有源图案的上表面，所述栅极绝缘层的上表面低于所述栅极填充层的上表面。9.根据权利要求1所述的半导体器件，其中，所述栅极封盖图案覆盖所述栅极屏蔽绝缘图案的上表面。10.根据权利要求1所述的半导体器件，其中，所述栅极屏蔽绝缘图案不在所述栅极绝缘层和所述栅极间隔物之间。11.根据权利要求1所述的半导体器件，其中，所述有源图案包括鳍形图案。12.根据权利要求11所述的半导体器件，其中，所述有源图案还包括：在所述鳍形图案上与所述鳍形图案间隔开的片图案。13.一种半导体器件，包括：第一栅极结构，在衬底的第一区域中沿第一方向延伸，并且包括第一栅极绝缘层和第一栅极填充层；第二栅极结构，在所述衬底的第二区域中沿第二方向延伸，并且包括第二栅极绝缘层和第二栅极填充层；
在所述第一方向上延伸的第一栅极间隔物，在所述第一栅极结构的侧壁上；在所述第二方向上延伸的第二栅极间隔物，在所述第二栅极结构的侧壁上；栅极屏蔽绝缘图案，在所述第一栅极间隔物的侧壁上，所述栅极屏蔽绝缘图案覆盖所述第一栅极绝缘层的上表面，并且所述栅极屏蔽绝缘图案包括绝缘材料；覆盖所述第一栅极填充层的上表面的第一栅极封盖图案，在所述第一栅极结构上；以及覆盖所述第二栅极结构的上表面的第二栅极封盖图案，在所述第二栅极结构上，其中，所述第一栅极结构在垂直于所述第一方向的第三方向上的宽度小于所述第二栅极结构在垂直于所述第二方向的第四方向上的宽度。14.根据权利要求13所述的半导体器件，其中，所述第一栅极封盖图案不与所述第一栅极绝缘层接触，并且所述第二栅极封盖图案与所述第二栅极绝缘层接触。15.根据权利要求13所述的半导体器件，其中，所述第一栅极结构还包括在所述第一栅极填充层和所述第一栅极绝缘层之间的导电衬层，并且所述栅极屏蔽绝缘图案覆盖所述导电衬层的上表面的至少一部分。16.根据权利要求13所述的半导体器件，其中，所述第一栅极结构还包括在所述第一栅极填充层和所述第一栅极绝缘层之间的导电衬层，并且所述导电衬层沿着所述栅极屏蔽绝缘图案的底表面和所述栅极屏蔽绝缘图案的侧壁延伸。17.一种半导体器件，包括：有源图案，包括在第一方向上延伸的鳍形图案和在所述鳍形图案上的片图案；栅极结构，在所述有源图案上，所述栅极结构在不同于所述第一方向的第二方向上延伸，所述栅极结构包括栅极绝缘层和栅极填充层；在所述第二方向上延伸的栅极间隔物，在所述栅极结构的侧壁上；栅极屏蔽绝缘图案，在所述栅极间隔物的侧壁的一部分上，所述栅极屏蔽绝缘图案覆盖所述栅极绝缘层的上表面，并且所述栅极屏蔽绝缘图案包括绝缘材料；以及在所述栅极结构上的栅极封盖图案，所述栅极封盖图案覆盖所述栅极填充层的上表面并且不与所述栅极绝缘层的上表面接触，其中，相对于所述片图案的上表面，所述栅极绝缘层的上表面低于所述栅极填充层的上表面。18.根据权利要求17所述的半导体器件，其中，所述栅极结构还包括在所述栅极填充层和所述栅极绝缘层之间的导电衬层，并且所述栅极屏蔽绝缘图案覆盖所述导电衬层的上表面的至少一部分。19.根据权利要求17所述的半导体器件，其中，所述栅极结构还包括在所述栅极填充层和所述栅极绝缘层之间的导电衬层，并且所述导电衬层沿着所述栅极屏蔽绝缘图案的底表面和所述栅极屏蔽绝缘图案的侧壁延伸。
20.根据权利要求17所述的半导体器件，其中，所述栅极封盖图案覆盖所述栅极屏蔽绝缘图案的上表面。

技术总结
提供了一种能够改善器件的性能和可靠性的半导体器件。可以提供包括以下项的半导体器件：有源图案，在第一方向上延伸；栅极结构，在有源图案上，该栅极结构在不同于第一方向的第二方向上延伸，并且包括栅极绝缘层和栅极填充层；在第二方向上延伸的栅极间隔物，在栅极结构的侧壁上；在栅极间隔物的侧壁上的栅极屏蔽绝缘图案，覆盖栅极绝缘层的上表面，并且包括绝缘材料；以及覆盖栅极填充层的上表面的栅极封盖图案，在栅极结构上。在栅极结构上。在栅极结构上。


技术研发人员：朴俊模 朴炼皓 林旺燮
受保护的技术使用者：三星电子株式会社
技术研发日：2022.07.15
技术公布日：2023/2/9