包含多层级封装衬底的电子装置的制作方法

包含多层级封装衬底的电子装置
1.相关申请案的交叉参考
2.本技术案主张2021年8月2日申请且标题为“在rlf中针对封装上天线制造的传输线及高速传输(transmission line manufactured in rlf for antenna on package and high speed transmission)”的第63/228,566号美国临时专利申请案的优先权及权益，所述申请案的内容特此以引用的方式完全并入。
技术领域
3.本技术案的实施例涉及电子装置，特定来说涉及包含多层级封装衬底的电子装置。


背景技术：

4.在封装式电子装置中集成天线帮助减小系统大小，增加组件密度且支持装置通信，例如用于汽车、电信、工业及其它应用的毫米波通信。然而，为了更好的天线系统性能，期望用于集成天线的改进式传输线及封装式过渡。


技术实现要素：

5.一方面，一种电子装置包含：多层级封装衬底，其具有第一到第四层级；导电引线，其位于所述第四层级中；半导体裸片，其安装到所述第一层级；及导体背衬共面波导传输线馈送，其位于所述多层级封装衬底中。所述封装衬底层级包含相应电介质层及相应图案化导电特征且在第一方向及正交的第二方向的相应平面中延伸。所述半导体裸片安装到所述第一层级且具有导电垫及耦合到所述导电垫中的相应者的导电端子。封装结构围封所述半导体裸片及所述多层级封装衬底的一部分。所述导体背衬共面波导传输线馈送包含互连件及导体。所述互连件包含在所述第一层级中沿着所述第一方向从相应端延伸到天线的共面的第一、第二及第三导电线。所述第二及第三导电线沿着所述第二方向与所述第一导电线的相对侧间隔开。所述第一、第二及第三导电线的所述端耦合到所述半导体裸片的所述导电端子中的相应者。所述导体在所述互连件下方及所述天线下方的所述第三层级中延伸。
6.另一方面，一种多层级封装衬底包含四个层级及导体背衬共面波导传输线馈送。所述第一层级具有在第一方向及正交的第二方向的第一平面中的第一电介质层及第一图案化导电特征。所述第二层级具有在所述第一及第二方向的第二平面中的第二电介质层及第二图案化导电特征。所述第三层级具有在所述第一及第二方向的第三平面中的第三电介质层及第三图案化导电特征，且所述第二层级在所述第一与第三层级之间沿着与所述第一及第二方向正交的第三方向延伸。所述第四层级具有在所述第一及第二方向的第四平面中的第四电介质层及第四图案化导电特征，且所述第三层级在所述第二与第四层级之间沿着所述第三方向延伸。所述导体背衬共面波导传输线馈送包含互连件及导体。所述互连件包含在所述第一层级中沿着所述第一方向从相应端延伸到天线的共面的第一、第二及第三导电线。所述第二及第三导电线沿着所述第二方向与所述第一导电线的相对侧间隔开。所述
导体在所述互连件下方及所述天线下方的所述第三层级中延伸。
7.进一步方面，一种方法包含制造多层级封装衬底，所述方法包含形成第一层级、第二层级、第三层级、第四层级、所述第四层级中的导电引线及导体背衬共面波导传输线馈送，所述导体背衬共面波导传输线馈送具有互连件：其具有共面的第一、第二及第三导电线，其在所述第一层级中沿着第一方向从相应端延伸到天线，所述第二及第三导电线沿着正交的第二方向与所述第一导电线的相对侧间隔开；及导体，其在所述互连件下方及所述天线下方的所述第三层级中延伸。所述方法还包含：将半导体裸片倒装芯片附接到所述第一层级，其中所述半导体裸片的导电端子焊接到所述互连件的所述第一、第二及第三导电线中的相应者；执行模制工艺，其形成围封所述裸片及所述多层级封装衬底的所述第一层级的一部分的封装结构；及执行封装分离工艺，其将个别电子装置与同时处理的面板或阵列结构分离且形成所述导电引线的沿着所述封装结构的相应共面侧暴露的侧。
附图说明
8.图1是具有无引线封装、倒装芯片安装半导体裸片，以及带有集成领结天线及导体背衬共面波导传输线馈送的的多层级封装衬底的电子装置的俯视平面图。
9.图1a是图1的电子装置的侧视图。
10.图1b是沿着图1的线1b-1b截取的电子装置的截面侧视图。
11.图1c是图1的电子装置中的导体背衬共面波导传输线馈送的部分俯视透视图。
12.图1d是图1的电子装置中的导体背衬共面波导传输线馈送的部分侧视立视图。
13.图1e是图1的电子装置中的导体背衬共面波导传输线馈送的部分俯视透视图。
14.图2是包含图1的电子装置的印刷电路板系统的部分俯视图。
15.图3是具有无引线封装、倒装芯片安装半导体裸片，以及带有集成领结天线及导体背衬共面波导传输线馈送的多层级封装衬底的电子装置的俯视平面图。
16.图3a是图3的电子装置的侧视立视图。
17.图3b是沿着图3的线3b-3b截取的电子装置的截面侧视立视图。
18.图3c是图3的电子装置中的导体背衬共面波导传输线馈送的部分俯视透视图。
19.图3d是图3的电子装置中的导体背衬共面波导传输线馈送的部分侧视立视图。
20.图4是包含图3的电子装置的印刷电路板系统的部分俯视图。
21.图5是制造电子装置的方法的流程图。
22.图6-30是根据图5的方法进行制造处理的图1的电子装置的部分侧视立视图。
23.图31是针对图1的电子装置中的芯片到封装过渡随wr5频带中的频率而变的模拟插入及反射损耗s参数的曲线图。
24.图32是针对图3的电子装置中的芯片到封装过渡随wr8频带中的频率而变的模拟插入及反射损耗s参数的曲线图。
25.图33是针对图1的电子装置中的不同包覆模制值随wr5频带中的频率而变的模拟回波损耗性能的曲线图。
26.图34是针对图3的电子装置中的不同包覆模制值随wr8频带中的频率而变的模拟回波损耗性能的曲线图。
27.图35展示针对图1的电子装置的在两个不同角度下的球坐标系辐射曲线图。
28.图36展示针对图3的电子装置的在两个不同角度下的球坐标系辐射曲线图。
具体实施方式
29.在附图中，类似参考数字自始至终指代类似元件，且各种特征不一定按比例绘制。而且，术语“耦合(couple/couples)”包含间接或直接电或机械连接或其组合。例如，如果第一装置耦合到第二装置或与第二装置耦合，那么那个连接可通过直接电连接，或通过经由一或多个中介装置及连接的间接电连接。后文中在一些情况下当电路系统被供电及操作时由各种结构的配置及/或互连产生的功能的背景下描述各种电路、系统及/或组件的一或多个操作特性。实例结构包含被描述为在另一层或材料上方或上的层或材料，所述层或材料可为直接在所述另一层或材料上且接触所述另一层或材料的层或材料，其中其它材料，例如来自制造处理的杂质或人工制品或残余材料可存在于所述层或材料与所述另一层级或材料之间。除非另有陈述，否则值之前的“约”、“近似”或“基本上”表示所陈述值的+/-10％。
30.图1到1e展示封装在具有倒装芯片安装半导体裸片102以提供用于毫米波长应用的倒装芯片增强型qfn(fceqfn)封装的四方扁平无引线(qfn)结构中的电子装置100(例如，集成电路)。半导体裸片102具有导电端子104及耦合到导电端子104中的相应者的导电垫105。在一个实例中，导电垫105是或包含铝。在这个或另一实施方案中，导电端子104是或包含铜。模制封装结构106围封半导体裸片102及多层级封装衬底108的一部分。导电垫105通过焊料凸块或连接件107机械及电连接到多层级封装衬底108的导电特征，如图1a-1d中所展示。
31.在一个实例中，导电垫105及导电端子104在接地-信号-接地(gsg)配置中提供rf互连件，其中铝垫105通过多层级封装衬底108中的三个导电线或迹线作为共面波导(cpw)从半导体裸片的硅后端工艺(beol)延伸。在半导体裸片102上，导电垫105作为具有近似40μm的长度的cpw传输线延伸。通过导电端子104及焊料凸块107及多层级封装衬底108的过渡提供具有近似500μm的长度的导体背衬共面波导(cbcpw)，且rf信号通过导电端子104及焊料凸块107互连件从半导体裸片102上的cpw流动到多层级封装衬底108上的cbcpw。导体背衬共面波导为高频信号提供电磁馈线，且电子装置100具有带有80ghz的-10db带宽及在140到220ghz的wr5频带中的近似8dbi的峰值增益的集成槽领结(sbt)天线。电子装置100在用于6g网络应用以及具有天线的集成反射器及馈送元件的其它用途的射频(rf)前端模块的多层级封装衬底解决方案中提供集成封装中天线(aip)或封装上天线(aop)传输线。
32.多层级封装衬底108具有大体上矩形形状，所述矩形形状具有第一层级l1、第二层级l2、第三层级l3及第四层级l4，其具有允许将电子装置焊接到主机印刷电路板或其它主机系统结构的导电引线109(例如，如下文在图2中所展示)。在另一实施方案(未展示)中，多层级封装衬底108包含多于四个层级，其中导电引线109位于最终或最低层级上。在一个实例中，电子装置100具有沿着四侧的引线109(例如，qfn配置)。在另一实例中，电子装置100具有沿着少于四侧的引线109。电子装置100沿着第一方向x具有近似6mm的长度且沿着第二方向y具有近似3.3mm的宽度。
33.如图1a及1b中所展示，层级l1-l4各自包含相应电介质层及相应图案化导电特征(例如，图案化铜迹线层)且在第一方向x及正交的第二方向y的相应第一、第二、第三及第四平面中延伸。层l1-l4沿着与第一及第二方向x及y正交的第三方向z布置成堆叠。第一层级
l1具有在第一x-y平面中的第一电介质层及第一图案化导电特征，第二层级l2具有在第二x-y平面中的第二电介质层及第二图案化导电特征，且第三层级l3具有在第三x-y平面中的第三电介质层及第三图案化导电特征。第二层级l2在相应第一与第三层级l1与l3之间沿着第三方向z延伸。第四层级l4具有在第四x-y平面中的第四电介质层及第四图案化导电特征，且第三层级l3在相应第二与第四层级l2与l4之间沿着第三方向z延伸。
34.多层级封装衬底108提供导体背衬共面波导传输线馈送，包含第一层级l1中的互连件110及第三层级l3中的导体111(例如，反射器)。互连件110包含相应共面的第一、第二及第三导电线112、114及116。在一个实例中，第一导电线112具有窄化的锥形部分118。导电线112、114及116在第一层级l1中沿着第一方向x从靠近半导体裸片102的相应端延伸到天线120。天线120包含具有领结形开口的导电结构122。第一导电线112延伸到导电结构122的中心且第二及第三导电线114及116延伸到导电结构122的相应外部部分，如图1及1e中所展示。第二及第三导电线114及116沿着第二方向y与第一导电线112的相对侧间隔开。导体111在互连件110下方及天线120下方的多层级封装衬底108的第三层级l3中延伸。
35.图1-1e中的多层级封装衬底108还包含在第一、第二及第三层级l1-l3中围绕天线120延伸的导电壁124。导电壁124连接到互连件110的第二及第三导电线114及116，如图1及1e中所展示。导电壁124围绕天线120的外围横向延伸以帮助将天线120与周围的金属层(包含主机印刷电路板(例如，下图2)的那些金属层)隔离以改进方向性及wr5频带中的增益。在另一实施方案(未展示)中，导电壁124包含第四层级l4的导电特征。在一个实例中，导电壁124具有近似150μm的宽度及沿着第三方向z的近似195μm的高度且围绕天线外围延伸，所述导电壁具有连接到第一层级l1中的相应第二及第三导电线114及116的端。
36.如图1b中进一步所展示，多层级封装衬底108提供用于电路节点的电耦合以及互连件110及天线120的导电特征的形成的布线或互连件结构。在一个实施方案中，相应层级l1-l4的导电特征是或包含铜，例如在制造期间形成及图案化的电镀铜，如下文在图6-26中所展示。如图1b中所展示，第二层级l2包含形成导电壁124的部分且在相应第一与第三层级l1与l3之间提供其它电路互连的铜通路或互连件130。如图1a及1b中所展示，互连件130具有在第一与第三层级l1与l3的导电特征之间沿着第三方向z设置间隔的高度131，例如近似10到30μm。半导体裸片102的下侧沿着第三方向z隔开由导电端子104的高度及倒装芯片焊料回流之后的焊料凸块107的厚度设置的间隔距离132(例如，图1a-1d)，例如近似20到200μm。第一层级l1的导电特征，包含导电线112、114及116，具有厚度133，例如近似10到30μm。
37.如图1c中所展示，第一、第二及第三导电线112、114及116的端通过相应焊料凸块107耦合到半导体裸片102的导电端子104中的相应者。如图1、1c及1e中所展示，在wr5实例电子装置100中，相应第一、第二及第三导电线112、114及116沿着第一方向x具有400μm或更大及600μm或更小(例如，500μm)的长度134且沿着-x方向延伸到天线120。如图1、1b及1e中所展示，导体111在互连件110下方及天线120下方的多层级封装衬底108的第三层级l3中延伸。第一导电线112具有沿着第二方向y的32μm或更大及48μm或更小(例如，近似40μm)的宽度135。第二及第三导电线114及116沿着第二方向y与第一导电线112的相应相对侧间隔开21.6μm或更大及32.4μm或更小(例如，近似27μm)的间隔距离136。如图1c及1d中所展示，导电端子104在第一及第二方向x及y的对应平面中具有24μm或更大及36μm或更小(例如，近似30μm)的直径137。也如图1c中所展示，半导体裸片102的导电垫105沿着第一方向x具有64μm
或更大及96μm或更小(例如，近似80μm)的长度140，且导电垫105沿着第二方向y具有32μm或更大及48μm或更小(例如，近似40μm)的宽度141。相应导电垫105的中心沿着第二方向y彼此间隔开48μm或更大及72μm或更小(例如，近似60μm)的节距距离142，如图1c中所展示。
38.图2展示包含图1的电子装置100的印刷电路板系统200的部分俯视图。在这个实例中，所述系统包含印刷电路板202(其一部分是在图2中进行展示)，且印刷电路板202的顶部铜层具有导电(例如，铜)特征204，其提供随后环绕电子装置100的接地平面。在这个实例中，导电壁124围绕天线120的外围延伸且有助于将天线120与周围的金属特征204隔离以便改进天线方向性及wr5频带中的增益。
39.现在参考图3-4，图3-3d展示另一实例电子装置300，且图4展示包含图3的电子装置300的印刷电路板系统。在这个实例中，电子装置300(例如，集成电路)封装在具有倒装芯片安装半导体裸片302以提供用于毫米波长应用的倒装芯片增强型qfn(fceqfn)封装的四方扁平无引线(qfn)结构中。半导体裸片302具有导电端子304及耦合到导电端子304中的相应者的导电垫305。在一个实例中，导电垫305是或包含铝。在这个或另一实施方案中，导电端子304是或包含铜。模制封装结构306围封半导体裸片302及多层级封装衬底308的一部分。导电垫305通过焊料凸块或连接件307机械及电连接到多层级封装衬底308的导电特征，如图3a-3d中所展示。
40.在一个实例中，导电垫305及导电端子304在接地-信号-接地配置中提供rf互连件，其中铝垫305通过多层级封装衬底308中的三个导电线或迹线作为共面波导从半导体裸片的硅后端工艺延伸。在半导体裸片302上，导电垫305作为具有近似40μm长度的cpw传输线延伸。通过导电端子304及焊料凸块307及多层级封装衬底308的过渡提供具有500μm的长度的导体背衬共面波导，且rf信号通过导电端子304及焊料凸块307互连件从半导体裸片302上的cpw流动到多层级封装衬底308上的cbcpw。导体背衬共面波导为高频信号提供电磁馈线，且电子装置300具有带有80ghz的-10db带宽及在90到140ghz的wr8频带中的近似7dbi的峰值增益的集成槽领结(sbt)天线。电子装置300在用于6g网络应用及具有天线的集成反射器及馈送元件的其它用途的射频(rf)前端模块的多层级封装衬底解决方案中提供集成封装中天线(aip)或封装上天线(aop)传输线。
41.多层级封装衬底308具有大体上矩形形状，所述矩形形状具有第一层级l1、第二层级l2、第三层级l3及第四层级l4，其具有允许将电子装置焊接到主机印刷电路板或其它主机系统结构的导电引线309(例如，如下文在图2中所展示)。在另一实施方案(未展示)中，多层级封装衬底308包含多于四个层级，其中导电引线309位于最终或最低层级上。在一个实例中，电子装置300具有沿着四侧的引线309(例如，qfn配置)。在另一实例中，电子装置300具有沿着少于四侧的引线309。电子装置300沿着第一方向x具有近似6mm的长度且沿着第二方向y具有近似3.3mm的宽度。
42.如图3a及3b中所展示，层级l1-l4各自包含相应电介质层及相应图案化导电特征且在第一方向x及正交的第二方向y的相应第一、第二、第三及第四平面中延伸。层l1-l4沿着与第一及第二方向x及y正交的第三方向z布置成堆叠。第一层级l1具有在第一x-y平面中的第一电介质层及第一图案化导电特征，第二层级l2具有在第二x-y平面中的第二电介质层及第二图案化导电特征，且第三层级l3具有在第三x-y平面中的第三电介质层及第三图案化导电特征。第二层级l2在相应第一与第三层级l1与l3之间沿着第三方向z延伸。第四层
级l4具有在第四x-y平面中的第四电介质层及第四图案化导电特征，且第三层级l3在相应第二与第四层级l2与l4之间沿着第三方向z延伸。
43.多层级封装衬底308提供导体背衬共面波导传输线馈送，包含第一层级l1中的互连件310及第三层级l3中的导体311(例如，反射器)。互连件310包含相应共面的第一、第二及第三导电线312、314及316。在一个实例中，第一导电线312具有窄化的锥形部分318。导电线312、314及316在第一层级l1中沿着第一方向x从靠近半导体裸片302的相应端延伸到天线320。天线320包含具有领结形开口的导电结构322。第一导电线312延伸到导电结构322的中心，且第二及第三导电线314及316延伸到导电结构322的相应外部部分，如图3中所展示。第二及第三导电线314及316沿着第二方向y与第一导电线312的相对侧间隔开。导体311在互连件310下方及天线320下方的多层级封装衬底308的第三层级l3中延伸。
44.如图3b中进一步展示，多层级封装衬底308为电路节点的电耦合以及互连件310及天线320的导电特征的形成提供布线或互连件结构。在一个实施方案中，相应层级l1-l4的导电特征是或包含铜，例如在制造期间形成及图案化的电镀铜，如下文在图6-26中所展示。如图3b中所展示，第二层级l2包含在相应第一与第三层级l1与l3之间提供电路互连的铜通路或互连件330。如图3b中所展示，互连件330具有在第一与第三层级l1与l3的导电特征之间沿着第三方向z设置间隔的高度331，例如近似10到30μm。半导体裸片302的下侧沿着第三方向z隔开由导电端子304的高度及倒装芯片焊料回流之后的焊料凸块307的厚度设置的间隔距离332(例如，图3a-3d)，例如近似20到200μm。第一层级l1的导电特征，包含导电线312、314及316，具有厚度333，例如近似10到30μm。
45.如图3c中所展示，第一、第二及第三导电线312、314及316的端通过相应焊料凸块307耦合到半导体裸片302的导电端子304中的相应者。如图3及3c中所展示，在wr8实例电子装置300中，相应第一、第二及第三导电线312、314及316沿着第一方向x具有400μm或更大及600μm或更小(例如，近似500μm)的长度334且沿着-x方向延伸到天线320。如图3、3b及3c中所展示，导体311在互连件310下方及天线320下方的多层级封装衬底308的第三层级l3中延伸。第一导电线312沿着第二方向y具有48μm或更多及72μm或更小(例如，近似60μm)的宽度335。第二及第三导电线314及316沿着第二方向y与第一导电线312的相应相对侧间隔开27.2μm或更大及40.8μm或更小(例如，近似34μm)的间隔距离336。如图3c及3d中所展示，导电端子304在第一及第二方向x及y的对应平面中具有28μm或更大及42μm或更小(例如，近似35μm)的直径337。也如图3c中所展示，半导体裸片302的导电垫305沿着第一方向x具有80μm或更大及120μm或更小(例如，近似100μm)的长度340，且导电垫305沿着第二方向y具有48μm或更大及72μm或更小(例如，近似60μm)的宽度341。相应导电垫305的中心沿着第二方向y彼此间隔开76μm或更大及117μm或更小(例如，近似95μm)的节距距离342，也如图3c中所展示。
46.图4展示包含图3的电子装置300的印刷电路板系统400的部分俯视图。在这个实例中，所述系统包含印刷电路板402(其一部分是在图4中进行展示)，且印刷电路板402的顶部铜层具有导电(例如，铜)特征404，其提供随后环绕电子装置300的接地平面。
47.现在参考图5-30，图5展示制造封装式电子装置的方法500，且图6-30展示根据方法500进行制造的图1-1e的电子装置100的截面侧视图。在图5中的501处，执行晶片处理，所述晶片处理制造包含如上文所描述的导电端子104及导电垫105的半导体裸片102。在一个实例中，所制造的半导体裸片102包含传输器电路系统(未展示)以在半导体裸片102的供电
操作期间关于第二及第三导电线114及116的接地或参考电压将射频信号提供给第一导电线112。501处的晶片级处理还包含将个别半导体裸片102与经处理晶片分离的裸片单切或分离(未展示)。
48.在502-542处，方法500包含制造上述多层级封装衬底108，包含形成第一层级l1、第二层级l2、第三层级l3、第四层级l4、第四层级l4中的导电引线109以及具有互连件110及导体111的导体背衬共面波导cbcpw传输线馈送。在所说明实例中，多层级封装衬底制造还包含在第一、第二及第三层级l1-l3中围绕天线120形成导电壁124。在其它实施方案中，省略导电壁形成(例如，在制造图3-3d中的电子装置300时)。在一个实例中，在502处以在金属载体上沉积晶种铜层开始，一次一个地构建层级l1-l4。图6展示其中执行在金属载体601上沉积铜晶种层602的化学气相沉积工艺600的一个实例。在一个实例中，工艺600以所说明定向在载体601的顶侧及底侧上沉积铜晶种层。方法500在504处以沉积及图案化第一镀覆掩模继续。图7展示其中执行在载体601的顶侧上的铜晶种层602上沉积及图案化第一镀覆掩模702的工艺700的一个实例。方法500在图5中的506处以电镀第一迹线层的铜特征继续。图8展示其中执行在掩模702的所暴露区域中沉积铜以在载体601的顶侧上的铜晶种层602的所暴露部分上形成第一层级l1的铜特征的电镀工艺800的一个实例。在508处，移除第一镀覆掩模。图9展示其中执行移除第一镀覆掩模且留下第一层级l1的镀铜结构的工艺900的一个实例。
49.在510处，方法500以压缩模制第一层级ll继续。图10展示其中执行在第一层级l1的图案化导电特征之间及上方压缩模制电介质电绝缘材料的第一层的压缩模制工艺1000的一个实例。在512处执行研磨操作。图11展示其中执行研磨及平坦化结构的顶侧的研磨工艺1100的一个实例。研磨工艺1100移除压缩模制的电介质电绝缘材料的上部分以暴露第一层级l1的导电特征的上部分，且继续研磨工艺1100以将第一层级l1的导电铜及电介质特征的厚度减小到沿着第三方向z的最终厚度，如图11中所展示。
50.在一个实例中，以相同或类似顺序制造第二层级及后续层级l2-l4。在另一实例中，在510处进行压缩模制之前使用第二镀覆掩模通过电镀来沉积第二层级l2的导电铜特征，但这种方法要求第二层级l2的导电特征不宽于第一层级l1的下伏导电特征。所说明实例包含在510处的在形成第二层级l2之前的压缩模制及在512处的研磨。第二层级构造在514处以沉积及图案化第二镀覆掩模开始。图12展示其中执行在第一层级l1的顶侧上沉积及图案化第二镀覆掩模1202的工艺1200的一个实例。方法500在图5中的516处以电镀第二迹线层的铜特征继续。图13展示其中执行在掩模1202的所暴露区域中沉积铜以在第一层级l1的所暴露部分上形成第二层级l2的铜特征的电镀工艺1300的一个实例。在518处，移除第二镀覆掩模。图14展示其中执行移除第二镀覆掩模且留下第二层级l2的镀铜结构的工艺1400的一个实例。方法500在520处以压缩模制第二层级继续。图15展示其中执行在第二层级l2的图案化导电特征之间及上方压缩模制电介质电绝缘材料的第二层的压缩模制工艺1500的一个实例。在522处执行研磨操作。图16展示其中执行研磨及平坦化结构的顶侧的研磨工艺1600的一个实例。研磨工艺1600移除压缩模制的电介质电绝缘材料的上部分以暴露第二层级l2的导电特征的上部分，且继续进行研磨工艺1600以将第二层级l2的导电铜及电介质特征的厚度减小到沿着第三方向z的最终厚度，如图16中所展示。
51.对于所说明的四层级实例，第三层级构造在524处以沉积及图案化第三镀覆掩模
开始。图17展示其中执行在第二层级l2的顶侧上沉积及图案化第三镀覆掩模1702的工艺1700的一个实例。方法500在图5中的526处以电镀第三迹线层的铜特征继续。图18展示其中执行在掩模1702的所暴露区域中沉积铜以在第二层级l2的所暴露部分上形成第三层级l3的铜特征的电镀工艺1800的一个实例。在528处，移除第三镀覆掩模。图19展示其中执行移除第三镀覆掩模且留下第三层级l3的镀铜结构的工艺1900的一个实例。
52.方法500在530处以压缩模制第三层级继续。图20展示其中执行在第三层级l3的图案化导电特征之间及上方压缩模制电介质电绝缘材料的第三层的压缩模制工艺2000的一个实例。在532处执行研磨操作。图21展示其中执行研磨及平坦化结构的顶侧的研磨工艺2100的一个实例。研磨工艺2100移除压缩模制的电介质电绝缘材料的上部分以暴露第三层级l3的导电特征的上部分。继续进行研磨工艺2100以将第三层级l3的导电铜及电介质特征的厚度减小到沿着第三方向z的最终厚度，如图21中所展示。
53.第四层级构造在图5中的534处以沉积及图案化第四镀覆掩模开始。图22展示其中执行在第三层级l3的顶侧上沉积及图案化第四镀覆掩模2202的工艺2200的一个实例。方法500在图5中的536处以电镀第四迹线层的铜特征继续。图23展示其中执行在掩模2202的所暴露区域中沉积铜以在第三层级l3的所暴露部分上形成第四层级l4的铜特征的电镀工艺2300的一个实例。在538处，移除第四镀覆掩模。图24展示其中执行移除第四镀覆掩模且留下第四层级l4的镀铜结构的工艺2400的一个实例。方法500在540处以压缩模制第四层级继续。图25展示其中执行在第四层级l4的图案化导电特征之间及上方压缩模制电介质电绝缘材料的第四层的压缩模制工艺2500的一个实例。在542处执行研磨操作。图26展示其中执行研磨及平坦化结构的顶侧的研磨工艺2600的一个实例。研磨工艺2600移除压缩模制的电介质电绝缘材料的上部分以暴露第四层级l4的导电特征的上部分。继续进行研磨工艺2600以将第四层级l4的导电铜及电介质特征的厚度减小到沿着第三方向z的最终厚度，如图26中所展示。
54.在546处，将半导体裸片102附接到多层级封装衬底108。图27展示其中执行将半导体裸片102安装在多层级封装衬底108上的倒装芯片裸片附接工艺2700的一个实例。所述方法还包含在550处进行热处理以进行焊料回流或粘合剂固化。图28展示其中执行使焊料107回流以完成半导体裸片102的倒装芯片安装的热工艺2800的一个实例，其中导电端子104经焊接以将所述导电端子电耦合到多层级封装衬底108的第一层级l1的相应导电垫。方法500包含在554处进行封装模制。图29展示其中执行形成模制封装结构106的模制工艺2900的一个实例。方法500还包含在556处进行封装分离。图30展示其中执行将个别成品封装电子装置100与同时处理的面板或阵列结构分离的锯切或激光切割工艺3000的一个实例。激光切割工艺3000形成沿着封装式电子装置100的相应共面侧暴露的导电引线109的侧。
55.图31展示曲线图3100，其中曲线3101说明针对图1的电子装置100中的芯片到封装过渡随140到220ghz的wr5频带中的频率而变的模拟插入损耗参数s21且曲线3102及3103说明针对图1的电子装置100中的芯片到封装过渡随140到220ghz的wr5频带中的频率而变的模拟反射损耗s参数s11及s22。曲线图3100中的模拟结果展示使用四分之一波长变换器以匹配实例模拟天线120的80ω阻抗的近似1.04db的最大衰减，其中回波损耗在整个频率范围内多于22db。
56.图32展示曲线图3200，其中曲线3201说明针对图3的电子装置300中的芯片到封装
过渡随90到140ghz的wr8频带中的频率而变的模拟插入损耗参数s21且曲线3202及3203说明针对图3的电子装置300中的芯片到封装过渡随90到140ghz的wr8频带中的频率而变的模拟反射损耗s参数s11及s22。对于wr8频带，最大衰减损耗近似1.07db，其包含芯片到封装过渡及500μm长度的cbcpw，其中在整个频带内回波损耗多于18db。
57.实例电子装置100及300的上述实例尺寸提供如图31及32的模拟中所展示的良好结果，其中偏离所描述尺寸范围将导致由透射曲线(例如，图31中的曲线3101)的减小以及反射曲线3102及3103的增加示范的效率降低。这对于图32中的wr8结果同样成立，其将因显著偏离图3中的电子装置300的上述尺寸范围而恶化。下表包含分别与嵌入式晶片级球栅阵列(ewlb)封装中的sbt天线及在具有衬底的标准qf及封装中的寄生贴片的双偶极子天线相比的实例倒转芯片增强型qf及封装中的集成sbt天线120、320的回波损耗性能比较。
[0058][0059]
所描述的实例电子装置100及300为-10db回波损耗提供改进式带宽，其宽于ewlb中的sbt及具有衬底的双偶极子的带宽。另外，所描述实例提供与其它解决方案可比较的峰值增益及峰值效率。如上表中所展示，fceqfn封装中的sbt集成在wr8及wr5频带的频率范围内提供最佳带宽。
[0060]
图33及34说明进一步模拟结果，其除展示包覆模制(om)的制造公差的影响之外，还展示相应电子装置100及300的集成sbt天线的回波损耗特性。这展示跨相应wr5及wr8频带的目标频率的天线宽带性能。图33展示针对上图1的电子装置100随wr5频带中的频率而变的模拟回波损耗(例如，s11)性能的曲线图3300，其中曲线3301展示包覆模制值250的性能，曲线3302展示包覆模制值300的性能，且曲线3303展示包覆模塑值400的性能。图34展示针对图3的电子装置300随wr8频带中的频率而变的模拟回波损耗(例如，s11)性能的曲线图3400，其中曲线3401展示包覆模制值350的性能，并且曲线3402展示包覆模制值400的性能。
[0061]
图35及36说明在相应wr5及wr8频带中在集成sbt电子装置100及300的球坐标系的两个不同角度下的实例辐射图案。图35中的曲线图3500展示在wr5频带(例如，140到220ghz)中针对电子装置100的角度phi＝0度的辐射图案曲线图，包含在180ghz处的实际增益的曲线3501、在190ghz处的实际增益的曲线3502、在200ghz处的实际增益的曲线3503及在210ghz处的实际增益的曲线3504。图35中的第二曲线图3510展示在wr5频带(例如，140到220ghz)中针对电子装置100的角度phi＝90度的辐射图案曲线图，包含在180ghz处的实际增益的曲线3511、在190ghz处的实际增益的曲线3512、在200ghz处的实际增益的曲线3513及在210ghz处的实际增益的曲线3514。
[0062]
在图36中，曲线图3600展示在wr8频带(例如，90到140ghz)中针对电子装置300角度phi＝0度的辐射图案曲线图，包含在90ghz处的实际增益的曲线3601、在110ghz处的实际增益的曲线3602及在120ghz处的实际增益的曲线3603。图36中的第二曲线图3610展示在wr8频带中针对电子装置300的角度phi＝90度的辐射图案曲线图，包含在90ghz处的实际增
益的曲线3611、在110ghz处的实际增益的曲线3612及在120ghz处的实际增益的曲线3613。
[0063]
与其它集成天线解决方案相比，所描述电子装置100及300以及相关联过渡及互连件结构提供性能改进及成本优势。与例如低温共烧陶瓷(ltcc)、球栅阵列(bga)及穿硅通路(tsv)封装选项的不同封装选项相比，所描述fceqfn实例具有更低成本。另外，与基于引线框架的qf及封装技术相比，传输线性能得到改进。
[0064]
在权利要求书的范围内，在所描述实例中进行修改是可能的，且其它实施方案也是可能的。

技术特征：
1.一种电子装置，其包括：多层级封装衬底，其具有第一层级、第二层级、第三层级及第四层级，所述第一、第二、第三及第四层级各自包含相应电介质层及相应图案化导电特征，所述第一、第二、第三及第四层级在第一方向及正交的第二方向的相应第一、第二、第三及第四平面中延伸，所述第二层级沿着与所述第一及第二方向正交的第三方向位于所述第一与第三层级之间，且所述第三层级沿着所述第三方向位于所述第二与第四层级之间；导电引线，其位于所述多层级封装衬底的所述第四层级中；半导体裸片，其安装到所述多层级封装衬底的所述第一层级且具有导电垫及耦合到所述导电垫中的相应者的导电端子；封装结构，其围封所述半导体裸片及所述多层级封装衬底的一部分；及导体背衬共面波导传输线馈送，其包含互连件及导体，所述互连件包含在所述第一层级中沿着所述第一方向从相应端延伸到天线的共面的第一、第二及第三导电线，所述第二及第三导电线沿着所述第二方向与所述第一导电线的相对侧间隔开，所述第一、第二及第三导电线的所述端耦合到所述半导体裸片的所述导电端子中的相应者，且所述导体在所述互连件下方及所述天线下方的所述多层级封装衬底的所述第三层级中延伸。2.根据权利要求1所述的电子装置，其进一步包括在所述第一、第二及第三层级中围绕所述天线延伸的导电壁。3.根据权利要求2所述的电子装置，其中所述导电壁连接到所述互连件的所述第二及第三导电线。4.根据权利要求2所述的电子装置，其中：所述第一、第二及第三导电线沿着所述第一方向具有400μm或更大及600μm或更小的长度；所述第一导电线沿着所述第二方向具有32μm或更大及48μm或更小的宽度；所述第二及第三导电线沿着所述第二方向与所述第一导电线的所述相应相对侧间隔开21.6μm或更大及32.4μm或更小的间隔距离；且所述导电端子在所述第一及第二方向的平面中具有24μm或更大及36μm或更小的直径。5.根据权利要求1所述的电子装置，其中：所述第一、第二及第三导电线沿着所述第一方向具有400μm或更大及600μm或更小的长度；所述第一导电线沿着所述第二方向具有32μm或更大及48μm或更小的宽度；所述第二及第三导电线沿着所述第二方向与所述第一导电线的所述相应相对侧间隔开21.6μm或更大及32.4μm或更小的间隔距离；且所述导电端子在所述第一及第二方向的平面中具有24μm或更大及36μm或更小的直径。6.根据权利要求5所述的电子装置，其中：所述导电垫沿着所述第一方向具有64μm或更大及96μm或更小的长度；所述导电垫沿着所述第二方向具有32μm或更大及48μm或更小的宽度；且所述导电垫的中心沿着所述第二方向彼此间隔开48μm或更大及72μm或更小的节距距离。7.根据权利要求1所述的电子装置，其中：
所述导电垫沿着所述第一方向具有64μm或更大及96μm或更小的长度；所述导电垫沿着所述第二方向具有32μm或更大及48μm或更小的宽度；且所述导电垫的中心沿着所述第二方向彼此间隔开48μm或更大及72μm或更小的节距距离。8.根据权利要求1所述的电子装置，其中：所述第一、第二及第三导电线沿着所述第一方向具有400μm或更大及600μm或更小的长度；所述第一导电线沿着所述第二方向具有48μm或更大及72μm或更小的宽度；所述第二及第三导电线沿着所述第二方向与所述第一导电线的所述相应相对侧间隔开27.2μm或更大及40.8μm或更小的间隔距离；且所述导电端子在所述第一及第二方向的平面中具有28μm或更大及42μm或更小的直径。9.根据权利要求8所述的电子装置，其中：所述导电垫沿着所述第一方向具有80μm或更大及120μm或更小的长度；所述导电垫沿着所述第二方向具有48μm或更大及72μm或更小的宽度；且所述导电垫的中心沿着所述第二方向彼此间隔开76μm或更大及114μm或更小的节距距离。10.根据权利要求1所述的电子装置，其中：所述导电垫沿着所述第一方向具有80μm或更大及120μm或更小的长度；所述导电垫沿着所述第二方向具有48μm或更大及72μm或更小的宽度；且所述导电垫的中心沿着所述第二方向彼此间隔开76μm或更大及114μm或更小的节距距离。11.一种多层级封装衬底，其包括：第一层级，其具有在第一方向及正交的第二方向的第一平面中的第一电介质层及第一图案化导电特征；第二层级，其具有在所述第一及第二方向的第二平面中的第二电介质层及第二图案化导电特征；第三层级，其具有在所述第一及第二方向的第三平面中的第三电介质层及第三图案化导电特征，所述第二层级沿着与所述第一及第二方向正交的第三方向位于所述第一与第三层级之间；第四层级，其具有在所述第一及第二方向的第四平面中的第四电介质层及第四图案化导电特征，所述第三层级沿着所述第三方向位于所述第二与第四层级之间；及导体背衬共面波导传输线馈送，其包含互连件及导体，所述互连件包含在所述第一层级中沿着所述第一方向从相应端延伸到天线的共面的第一、第二及第三导电线，所述第二及第三导电线沿着所述第二方向与所述第一导电线的相对侧间隔开，且所述导体在所述互连件下方及所述天线下方的所述多层级封装衬底的所述第三层级中延伸。12.根据权利要求11所述的多层级封装衬底，其进一步包括在所述第一、第二及第三层级中围绕所述天线延伸的导电壁。13.根据权利要求12所述的多层级封装衬底，其中所述导电壁连接到所述互连件的所述第二及第三导电线。
14.根据权利要求12所述的多层级封装衬底，其中：所述第一、第二及第三导电线沿着所述第一方向具有400μm或更大及600μm或更小的长度；所述第一导电线沿着所述第二方向具有32μm或更大及48μm或更小的宽度；且所述第二及第三导电线沿着所述第二方向与所述第一导电线的所述相应相对侧间隔开21.6μm或更大及32.4μm或更小的间隔距离。15.根据权利要求11所述的多层级封装衬底，其中：所述第一、第二及第三导电线沿着所述第一方向具有400μm或更大及600μm或更小的长度；所述第一导电线沿着所述第二方向具有32μm或更大及48μm或更小的宽度；且所述第二及第三导电线沿着所述第二方向与所述第一导电线的所述相应相对侧间隔开21.6μm或更大及32.4μm或更小的间隔距离。16.根据权利要求11所述的多层级封装衬底，其中：所述第一、第二及第三导电线沿着所述第一方向具有400μm或更大及600μm或更小的长度；所述第一导电线沿着所述第二方向具有48μm或更大及72μm或更小的宽度；所述第二及第三导电线沿着所述第二方向与所述第一导电线的所述相应相对侧间隔开27.2μm或更大及40.8μm或更小的间隔距离；且所述导电端子在所述第一及第二方向的平面中具有28μm或更大及42μm或更小的直径。17.一种制造电子装置的方法，所述方法包括：制造多层级封装衬底，包含形成第一层级、第二层级、第三层级、第四层级、所述第四层级中的导电引线以及具有互连件及导体的导体背衬共面波导传输线馈送，所述互连件包含在所述第一层级中沿着第一方向从相应端延伸到天线的共面的第一、第二及第三导电线，所述第二及第三导电线沿着正交的第二方向与所述第一导电线的相对侧间隔开，且所述导体在所述互连件下方及所述天线下方的所述第三层级中延伸；将半导体裸片倒装芯片附接到所述多层级封装衬底的所述第一层级，其中所述半导体裸片的导电端子焊接到所述互连件的所述第一、第二及第三导电线中的相应者；执行模制工艺，其形成围封所述裸片及所述多层级封装衬底的所述第一层级的一部分的封装结构；及执行封装分离工艺，其将个别电子装置与同时处理的面板或阵列结构分离且形成沿着所述封装结构的相应共面侧暴露的所述导电引线的侧。18.根据权利要求17所述的方法，其中制造所述多层级封装衬底包含在所述第一、第二及第三层级中围绕所述天线形成导电壁。19.根据权利要求17所述的方法，其中制造所述多层级封装衬底包含：形成沿着所述第一方向具有400μm或更大及600μm或更小的长度的所述第一、第二及第三导电线；形成沿着所述第二方向具有32μm或更大及48μm或更小的宽度的所述第一导电线；及形成沿着所述第二方向与所述第一导电线的所述相应相对侧间隔开27.6μm或更大及32.4μm或更小的间隔距离的所述第二及第三导电线。
20.根据权利要求17所述的方法，其中制造所述多层级封装衬底包含：形成沿着所述第一方向具有400μm或更大及600μm或更小的长度的所述第一、第二及第三导电线；形成沿着所述第二方向具有48μm或更大及72μm或更小的宽度的所述第一导电线；及形成沿着所述第二方向与所述第一导电线的所述相应相对侧间隔开27.2μm或更大及40.8μm或更小的间隔距离的所述第二及第三导电线。

技术总结
本申请案的实施例涉及一种电子装置(100)，其包含：多层级封装衬底，其具有第一、第二、第三及第四层级；半导体裸片(102)，其安装到所述第一层级；及导体背衬共面波导CBCPW传输线馈送，其具有互连件(110)及导体(111)，所述互连件(110)包含在所述第一层级中沿着第一方向(X)从相应端延伸到天线(120)的共面的第一、第二及第三导电线(112、114、116)，所述第二及第三导电线(114、116)沿着正交的第二方向(Y)与所述第一导电线(112)的相对侧间隔开，且所述导体(111)在所述互连件(110)及所述天线(120)下方的所述第三层级中延伸。(120)下方的所述第三层级中延伸。(120)下方的所述第三层级中延伸。


技术研发人员：R
受保护的技术使用者：德州仪器公司
技术研发日：2022.07.21
技术公布日：2023/2/9