碳化硅半导体装置及碳化硅半导体装置的制造方法与流程

1.本发明涉及碳化硅半导体装置。


背景技术：

2.就纵向型且具有栅极构造的mosfet(metal oxide semiconductor field effect transistor)等半导体装置而言，由于通过导线键合等将端子连接于栅极焊盘区域，因此确保某种程度宽阔的区域。在反向偏置时，在栅极焊盘区域之下，位移电流通过向设置于栅极焊盘区域外的栅极下阱接触部流动而耗尽化，由碳化硅半导体内的pn结保持耐压。但是，在碳化硅半导体装置所要求的高速动作(施加高dv/dt)时，由于在耗尽化完成之前进行电压施加，因此向绝缘膜施加高电场。
3.在专利文献1中公开了在栅极焊盘区域下部的半导体表面设置有由薄的氧化膜和导体构成的电容的结构。由此，在施加高dv/dt时对绝缘膜施加的电场降低。
4.专利文献1：国际公开第2018-038133号公报
5.就包含专利文献1所公开的构造的现有半导体装置而言，如果是无缺陷地形成的，则形成在施加高dv/dt时也不会产生绝缘破坏的膜厚。但是，在由于异物的混入等工艺上的缺陷而产生绝缘膜的缺损，绝缘膜变薄的情况下，存在在施加高dv/dt时产生绝缘破坏的风险。另外，为了通过后续工序的电气测试排除绝缘膜变薄的半导体装置，需要实施施加了高dv/dt的测试，因此存在产生绝缘破坏的风险。


技术实现要素：

6.本发明就是为了解决上述问题而提出的，其目的在于在碳化硅半导体装置中，即使产生工艺上的缺陷也会对施加高dv/dt时的绝缘破坏的产生进行抑制。
7.本发明的碳化硅半导体装置在俯视观察时被划分为多个区域，该多个区域包含形成开关元件的器件区域、形成栅极焊盘的栅极焊盘区域、器件区域和栅极焊盘区域之间的栅极下阱接触区域，该碳化硅半导体装置具有由碳化硅构成的半导体层，半导体层具有：第1导电型的漂移层；以及阱区域，其跨栅极焊盘区域及栅极下阱接触区域而形成于漂移层的表层，半导体层还具有：场绝缘膜，其在栅极焊盘区域处形成于半导体层的上表面；栅极电极及蚀刻阻挡层，它们形成于栅极焊盘区域的场绝缘膜之上；层间绝缘膜，其形成于栅极电极之上及蚀刻阻挡层之上；表面电极，其在栅极下阱接触区域处形成于层间绝缘膜之上，经由将场绝缘膜及层间绝缘膜贯穿的阱接触孔与阱区域接触；以及栅极焊盘，其在栅极焊盘区域处形成于层间绝缘膜之上，经由将层间绝缘膜贯穿的栅极接触孔与栅极电极接触，蚀刻阻挡层由相对于层间绝缘膜及场绝缘膜的蚀刻来说选择比大于或等于5.0的物质构成，该蚀刻阻挡层至少在栅极焊盘区域处设置于距离栅极下阱接触区域的阱接触孔最远的位置。
8.发明的效果
9.根据本发明的碳化硅半导体装置，即使产生工艺上的缺陷也会对施加高dv/dt时
的绝缘破坏的产生进行抑制。
附图说明
10.图1是实施方式1的mosfet的第1样式的俯视图。
11.图2是实施方式1的mosfet的第2样式的俯视图。
12.图3是实施方式1的mosfet的剖视图。
13.图4是表示在第1样式的mosfet的栅极焊盘区域处在施加高dv/dt时产生的电位分布的模拟结果的图。
14.图5是表示在第2样式的mosfet的栅极焊盘区域处在施加高dv/dt时产生的电位分布的模拟结果的图。
15.图6是对比例的mosfet的剖视图。
16.图7是表示实施方式1的mosfet的制造工序的剖视图。
17.图8是表示实施方式1的mosfet的制造工序的剖视图。
18.图9是表示实施方式1的mosfet的制造工序的剖视图。
19.图10是表示实施方式1的mosfet的制造工序的剖视图。
20.图11是表示实施方式1的mosfet的制造工序的剖视图。
21.图12是表示实施方式1的mosfet的制造工序的剖视图。
22.图13是实施方式1的变形例的mosfet的剖视图。
23.图14是实施方式2的mosfet的第1样式的俯视图。
24.图15是实施方式2的mosfet的第2样式的俯视图。
25.图16是实施方式2的mosfet的剖视图。
26.图17是实施方式2的变形例的mosfet的剖视图。
27.图18是针对实施方式2的变形例的mosfet，示出在层间绝缘膜及场绝缘膜分别产生了缺损的状态的剖视图。
28.图19是表示与图18对应的蚀刻阻挡层和层间绝缘膜的俯视图。
29.图20是针对实施方式2的mosfet，示出在层间绝缘膜及场绝缘膜分别产生了缺损的状态的剖视图。
30.图21是表示与图20对应的蚀刻阻挡层和层间绝缘膜的俯视图。
31.图22是表示实施方式3的mosfet的器件区域、栅极下阱接触区域及栅极焊盘区域的剖视图。
32.图23是表示实施方式3的mosfet的器件区域、温度感测焊盘阱接触区域、温度感测焊盘区域及温度感测二极管区域的剖视图。
33.图24是表示实施方式3的mosfet的器件区域、栅极下阱接触区域、栅极焊盘区域及温度感测二极管区域的制造工序的剖视图。
34.图25是表示实施方式3的mosfet的器件区域、栅极下阱接触区域、栅极焊盘区域及温度感测二极管区域的制造工序的剖视图。
35.图26是表示实施方式3的mosfet的器件区域、栅极下阱接触区域、栅极焊盘区域及温度感测二极管区域的制造工序的剖视图。
36.图27是实施方式3的变形例的mosfet的剖视图。
37.图28是表示实施方式3的变形例的mosfet的蚀刻阻挡层的俯视图。
38.图29是表示实施方式3的变形例的mosfet的蚀刻阻挡层的俯视图。
39.图30是实施方式4的mosfet的俯视图。
40.图31是表示实施方式4的mosfet的器件区域、栅极下阱接触区域及栅极焊盘区域的剖视图。
41.图32是表示实施方式4的mosfet的器件区域、末端阱接触区域、栅极配线区域及末端区域的剖视图。
42.图33是表示在形成于台阶之上的蚀刻阻挡层产生裂缝的情况的剖视图。
43.图34是实施方式5的mosfet的俯视图。
具体实施方式
44.在下面的说明中，作为半导体的导电型将n型设为第1导电型，将p型设为第2导电型，但这些导电型也可以是相反的。另外，n型表示n型杂质浓度比n型低，n
+
型表示n型杂质浓度比n型高。相同地，p型表示p型杂质浓度比p型低，p
+
型表示p型杂质浓度比p型高。
45.《a.实施方式1》
46.《a-1.结构》
47.图1是实施方式1的碳化硅半导体装置即mosfet 101的第1样式的俯视图。图2是mosfet 101的第2样式的俯视图。图3是沿图1的a-a线或图2的b-b线的mosfet 101的剖视图。在图1及图2中，虚线3表示阱接触孔hw1的位置，虚线4表示栅极接触孔hg的位置。另外，点p表示在栅极焊盘区域13处距离栅极下阱接触区域12换言之阱接触孔hw1最远的点。
48.mosfet 101具有源极电极1及栅极焊盘2。栅极焊盘2可以如图1所示设置于芯片的一边的中央，也可以如图2所示设置于芯片的角部。源极电极1及栅极焊盘2的材料例如为al。在芯片的末端部及电极之间形成例如聚酰亚胺等作为半导体装置的保护膜。
49.如图3所示，mosfet 101具有n型的漂移层22。漂移层22在n型的sic基板之上通过外延生长而形成，但在图3中省略了sic基板的图示。漂移层22的杂质浓度比sic基板的杂质浓度低，例如大于或等于1
×
10
13
cm-3
且小于或等于1
×
10
18
cm-3
。漂移层22的厚度例如大于或等于4μm且小于或等于200μm。在sic基板的下表面通过溅射法或镀敷法等设置了漏极电极(在图3中未图示)作为背面电极。在形成背面电极时，例如对sic基板进行研磨以使其成为大于或等于100μm且小于或等于300μm的所期望的膜厚。然后，在将ni或ti沉积于sic基板的下表面后，通过在大于或等于800℃且小于或等于1000℃的温度下进行退火处理，从而使沉积的ni或ti进行硅化物化。由此，得到低电阻的接触。最后，将基底接合所需要的材料(例如如果是焊料接合则为ni、au等)沉积于ni或ti之上。
50.图3所示的mosfet 101的剖面构造在俯视观察时被划分为器件区域11、栅极下阱接触区域12及栅极焊盘区域13。将形成栅极焊盘2的区域设为栅极焊盘区域13。将形成源极电极1的区域中的与栅极焊盘区域13相邻的区域设为栅极下阱接触区域12，将其它区域设为器件区域11。
51.在漂移层22的表层，在器件区域11设置p型的第1阱区域23，在栅极下阱接触区域12及栅极焊盘区域13设置第2阱区域26。第2阱区域26具有：p型的阱主体区域26l，其在栅极下阱接触区域12及栅极焊盘区域13形成于漂移层22的表层；以及p
+
型的阱接触区域26h，其
在栅极下阱接触区域12及栅极焊盘区域13形成于阱主体区域26l的表层。将阱接触区域26h也称为阱低电阻层。
52.在第1阱区域23的表层设置n型的源极区域24。另外，设置从源极区域24的表面将源极区域24贯穿而到达第1阱区域23的n
+
型的阱接触区域25。
53.在第1阱区域23及其周边之上、第2阱区域26的靠近器件区域11的端部之上设置栅极绝缘膜31。如图3所示，栅极绝缘膜31也可以设置于第1阱区域23和第2阱区域26之间的漂移层22之上。另外，栅极绝缘膜31也可以设置于源极区域24之上。栅极绝缘膜31例如通过热氧化法或沉积法形成。热氧化法在湿润环境、氧(o2)环境、或氧化氮(no或n2o)环境等氧化类气体环境中实施。沉积法也可以使用高介电常数材料，所谓的“高-k材料”来进行。
54.在第2阱区域26的上表面中的没有设置栅极绝缘膜31的区域设置场绝缘膜32。场绝缘膜32设置于栅极焊盘区域13及栅极下阱接触区域12。场绝缘膜32比栅极绝缘膜31厚。场绝缘膜32与栅极绝缘膜31相同地例如通过热氧化法或沉积法形成。场绝缘膜32例如由teos(tetraethyl orthosilicate)构成。
55.在栅极绝缘膜31之上及场绝缘膜32之上设置栅极电极33。被源极区域24和漂移层22夹着的第1阱区域23的表层为沟道区域。栅极电极33具有隔着栅极绝缘膜31配置于沟道区域之上的部分。栅极电极33例如通过由cvd法得到的成膜、使用了光刻技术的图案化形成。成膜例如使用多晶硅材料。优选所使用的多晶硅通过包含p原子或b原子而具有低电阻。p或b等杂质可以在多晶硅的成膜中导入，也可以在成膜后通过离子注入法等导入。栅极电极33也可以是由多晶硅和金属构成的多区域膜、由多晶硅和金属硅化物构成的多区域膜、或金属膜。优选将栅极电极33的最外周侧的端面配置于场绝缘膜32之上而不是栅极绝缘膜31之上。由此，能够防止由于栅极电极33的图案化所用的干蚀刻处理中的过度蚀刻而在栅极电极33的最外周侧的端面附近将栅极绝缘膜31蚀刻所引起的品质变差。
56.在场绝缘膜32之上除了栅极电极33之外还设置蚀刻阻挡层51。在栅极电极33及蚀刻阻挡层51之上以将它们覆盖的方式设置层间绝缘膜34。在器件区域11处，在层间绝缘膜34形成源极接触孔hs。源极接触孔hs与栅极绝缘膜31的开口部重叠，并且位于源极区域24及阱接触区域25之上。因此，源极电极1通过源极接触孔hs与源极区域24及阱接触区域25接触。在栅极下阱接触区域12处，在层间绝缘膜34形成阱接触孔hw1(第1阱接触孔)。阱接触孔hw1将场绝缘膜32贯穿而到达阱接触区域26h。因此，源极电极1通过阱接触孔hw1与阱接触区域26h接触。在栅极焊盘区域13处，在层间绝缘膜34形成栅极接触孔hg。栅极焊盘2通过栅极接触孔hg与栅极电极33接触。层间绝缘膜34例如由氧化物或二氧化硅膜构成。层间绝缘膜34通过cvd法等沉积法形成。接触孔使用光刻技术及干蚀刻技术形成。
57.场绝缘膜32及层间绝缘膜34与栅极绝缘膜31相比充分厚，即使是膜单体，在栅极焊盘之下的区域处也具有对于在dc动作及高dv/dt(ac)动作下的反向偏置时施加的电场来说具有绝缘耐量的充分的膜厚。优选场绝缘膜32及层间绝缘膜34例如如teos氧化膜那样绝缘性高至大于或等于8mv/cm且小于或等于10mv/cm，通过cvd能够沉积得厚至大于或等于0.8μm。
58.栅极焊盘2通过层间绝缘膜34的栅极接触孔hg与栅极电极33连接。在层间绝缘膜34的栅极接触孔hg处栅极电极33和栅极焊盘2的界面可以被硅化物化。除了栅极焊盘2之外，也可以设置从栅极焊盘2延伸的栅极配线部11w。栅极配线部11w通过层间绝缘膜34的栅
极接触孔hg与栅极电极33连接。栅极配线部11w也可以在平面布局中将源极电极1包围。栅极焊盘2及栅极配线部11w通过与单位单元(unit cell)的栅极电极33电连接，从而将从外部的控制电路供给的栅极电压施加于栅极电极33。栅极配线部11w由掺杂-多晶si等形成。
59.源极电极1通过源极接触孔hs与源极区域24及阱接触区域25连接。另外，源极电极1通过阱接触孔hw1与第2阱区域26连接。典型地，源极电极1配置于平面布局中的中央部。源极电极1包含欧姆电极。欧姆电极在源极接触孔hs处与源极区域24及阱接触区域25接触，在阱接触孔hw1处与第2阱区域26接触。
60.在栅极焊盘区域13，在层间绝缘膜34和场绝缘膜32之间的至少一部分区域设置有蚀刻阻挡层51。蚀刻阻挡层51由多晶硅或氮化硅(sin)等相对于层间绝缘膜34及场绝缘膜32的蚀刻来说选择比(下面，称为“蚀刻选择比”)高的物质构成。在将层间绝缘膜34或场绝缘膜32设为被蚀刻膜，将蚀刻阻挡层51设为掩模的情况下，通过将层间绝缘膜34或场绝缘膜32的蚀刻速率除以蚀刻阻挡层51的蚀刻速率而得到蚀刻选择比。优选蚀刻选择比至少大于或等于5.0。在层间绝缘膜34或场绝缘膜32的蚀刻工艺中，优选蚀刻阻挡层51的膜厚大于或等于{(层间绝缘膜34或场绝缘膜32的膜厚)/蚀刻选择比}。如果蚀刻选择比小，则需要将蚀刻阻挡层51的膜厚设得大。其结果，在栅极接触孔hg露出的栅极电极33的上表面和层间绝缘膜34的上表面之间的台阶变大，难以向栅极接触孔hg埋入栅极焊盘2。
61.蚀刻阻挡层51在栅极焊盘区域13设置于包含距离栅极下阱接触区域12换言之阱接触孔hw1最远的点p的区域。通过设置蚀刻阻挡层51，从而在mosfet 101的制造工序中产生异物的产生等缺陷，层间绝缘膜34及场绝缘膜32中的至少任意者缺损的情况下，也能够保留可耐受高dv/dt的膜厚的绝缘膜，能够对施加高dv/dt时的绝缘破坏的产生进行抑制。下面对其理由进行说明。
62.《a 2.蚀刻阻挡层》
63.图4是示出在第1样式的mosfet 101的栅极焊盘区域13处在施加高dv/dt时产生的电位分布的模拟结果。另外，图5示出在第2样式的mosfet 101的栅极焊盘区域13处在施加高dv/dt时产生的电位分布的模拟结果。如果将dv/dt施加条件设为10kv/μs，将栅极焊盘区域13的大小设为1000μm见方，则在栅极焊盘区域13产生的电位的最大值大于或等于200v且小于或等于300v，比通常为15v左右的栅极动作电压大。而且，电位最高的部位是栅极焊盘区域13中的距离栅极下阱接触区域12最远的点p。因此，蚀刻阻挡层51设置于包含点p的电位变高的部位是有效的。
64.如果蚀刻阻挡层51为氮化硅(sin)等非导电性层，则在分别通过不同的工序形成的场绝缘膜32和层间绝缘膜34处，只要不在俯视观察时彼此重叠的部位产生缺损，就能够对施加高dv/dt时的绝缘破坏进行抑制。
65.即使是蚀刻阻挡层51单体，也可以具有对于在高dv/dt(ac)动作下的反向偏置时施加的电场来说具有绝缘耐量的充分的膜厚。
66.此外，蚀刻阻挡层51也可以具有导电性，但在栅极焊盘区域13处，优选使层间绝缘膜34或场绝缘膜32中的某一者的膜厚比另一者及栅极绝缘膜的膜厚充分大。
67.图6作为对比例示出不具有蚀刻阻挡层的mosfet 100的剖面结构。除了不具有蚀刻阻挡层51之外，mosfet 100为与mosfet 101相同的结构。在反向偏置时，在栅极焊盘区域13之下，空穴28从p型的阱主体区域26l向p
+
型的阱接触区域26h移动，电子29从n型的漂移
层22的与阱主体区域26l的界面向下方移动。而且，在阱接触区域26h处位移电流id从栅极焊盘区域13朝向栅极下阱接触区域12流动，由此由第2阱区域26和漂移层22形成的pn结部耗尽化，保持耐压。但是，在碳化硅半导体装置所要求的高速动作(施加高dv/dt)时，由于在pn结部完全耗尽化之前被施加电压，因此向场绝缘膜32及层间绝缘膜34施加高电场。在图6中示出在区域64处场绝缘膜32及层间绝缘膜34产生缺损，绝缘膜变薄的状态。如果向这样的部位施加上述高电场，则会产生绝缘破坏。
68.《a-3.制造工序》
69.图7至图12是表示mosfet 101的制造工序的剖视图。下面，使用图7至图12对mosfet 101的制造工序进行说明。首先，在sic基板21之上通过外延生长而形成n型的漂移层22。外延生长例如使用化学气相沉积(chemicalvapordeposition：cvd)法。
70.然后，在器件区域11处的漂移层22的表层形成p型的第1阱区域23，在栅极下阱接触区域12及栅极焊盘区域13处的漂移层22的表层形成p型的阱主体区域26l。另外，在第1阱区域23的表层形成n型的源极区域24及n
+
型的阱接触区域25，在阱主体区域26l的表层形成p
+
型的阱接触区域26h。
71.第1阱区域23、源极区域24、阱接触区域25、阱主体区域26l、及阱接触区域26h通过进行所需次数的利用了注入掩模(未图示)的选择性离子注入而形成。作为注入掩模，例如使用抗蚀剂掩模或氧化膜掩模。在离子注入时，可以不积极地对半导体基板进行加热，或者也可以加热至大于或等于200℃且小于或等于800℃左右。作为离子注入所用的离子，为了赋予p型而优选al(铝)或b(硼)，为了赋予n型而优选n(氮)或p(磷)。这样，得到图7所示的剖面构造。
72.接着，在栅极下阱接触区域12及栅极焊盘区域13形成场绝缘膜32。场绝缘膜32例如在形成于半导体层整面后，以仅残留于所期望的区域的方式进行图案化。之后，在没有形成场绝缘膜32的半导体层的上表面形成栅极绝缘膜31。这样，得到图8所示的剖面构造。
73.之后，在器件区域11、栅极下阱接触区域12及栅极焊盘区域13形成栅极电极33，进行图案化。这样，得到图9所示的剖面构造。
74.接着，在栅极焊盘区域13形成蚀刻阻挡层51，进行图案化。蚀刻阻挡层51以和形成于栅极焊盘区域13的栅极电极33的与栅极下阱接触区域12相反侧的端部接触的方式形成。并且，在器件区域11、栅极下阱接触区域12及栅极焊盘区域13形成层间绝缘膜34，进行图案化。由此，蚀刻阻挡层51在栅极焊盘区域13被场绝缘膜32和层间绝缘膜34夹着。这样，得到图10所示的剖面构造。
75.之后，在器件区域11形成将层间绝缘膜34和栅极绝缘膜31贯穿而到达源极区域24及阱接触区域25的源极接触孔hs。另外，在栅极下阱接触区域12形成将层间绝缘膜34和场绝缘膜32贯穿而到达阱接触区域26h的阱接触孔hw1。另外，在栅极焊盘区域13形成将层间绝缘膜34贯穿而到达栅极电极33的栅极接触孔hg。之后，作为表面电极在器件区域11及栅极下阱接触区域12形成源极电极1，在栅极焊盘区域13形成栅极焊盘2。源极电极1通过源极接触孔hs与源极区域24及阱接触区域25接触，通过阱接触孔hw1与阱接触区域26h接触。栅极焊盘2通过栅极接触孔hg与栅极电极33接触。这样，得到图11所示的剖面构造。
76.接着，在表面电极之上形成聚酰亚胺等保护膜41。另外，在sic基板21的背面侧形成漏极电极7作为背面电极。这样，图12所示的剖面构造的mosfet 101完成。
77.《a-4.变形例》
78.图13是实施方式1的变形例的mosfet 101a的剖视图。mosfet 101a的俯视图如图1或图2所示。图13示出沿图1的a-a线、或图2的b-b线的剖面结构。
79.mosfet 101a与mosfet 101的区别在于，替代蚀刻阻挡层51而具有蚀刻阻挡层51a。蚀刻阻挡层51a由与栅极电极33相同材料即低电阻的多晶硅构成。因此，能够与栅极电极33的制造工序同时地形成蚀刻阻挡层51a。
80.《a-5.效果》
81.实施方式1的mosfet 101在俯视观察时被划分为多个区域，该多个区域包含形成开关元件的器件区域11、形成栅极焊盘2的栅极焊盘区域13、器件区域11和栅极焊盘区域13之间的栅极下阱接触区域12。mosfet 101具有由碳化硅构成的半导体层。该半导体层具有n型的漂移层22、跨栅极焊盘区域13及栅极下阱接触区域12而形成于漂移层22的表层的第2阱区域26。mosfet 101具有：场绝缘膜32，其在栅极焊盘区域13形成于半导体层的上表面；栅极电极33及蚀刻阻挡层51，它们形成于栅极焊盘区域13的场绝缘膜32之上；层间绝缘膜34，其形成于栅极电极33之上及蚀刻阻挡层51之上；表面电极即源极电极1，其在栅极下阱接触区域12形成于层间绝缘膜34之上，经由将场绝缘膜32及层间绝缘膜34贯穿的阱接触孔hw1与第2阱区域26接触；以及栅极焊盘2，其在栅极焊盘区域13形成于层间绝缘膜34之上，经由将层间绝缘膜34贯穿的栅极接触孔hg与栅极电极33接触。蚀刻阻挡层51由相对于层间绝缘膜34及场绝缘膜32的蚀刻来说选择比大于或等于5.0的物质构成，该蚀刻阻挡层51至少在栅极焊盘区域13设置于距离栅极下阱接触区域12的阱接触孔hw1最远的位置。根据以上结构，在施加最高电场的区域，即使场绝缘膜32和层间绝缘膜34中的至少任意一者产生缺损，也能够通过蚀刻阻挡层51维持绝缘性能。其结果，能够对施加高dv/dt时的绝缘破坏进行抑制。
82.另外，就实施方式1的mosfet 101a而言，蚀刻阻挡层51a由与栅极电极33相同的材料构成。因此，能够与栅极电极33同时地形成蚀刻阻挡层51a。
83.实施方式1的碳化硅半导体装置的制造方法是，形成由n型的碳化硅构成的漂移层22，以跨栅极焊盘区域13及栅极下阱接触区域12的方式在漂移层22的表层形成第2阱区域26，在栅极焊盘区域13处，在漂移层22及第2阱区域26之上形成场绝缘膜32，在栅极焊盘区域13的场绝缘膜32之上形成栅极电极33及蚀刻阻挡层51，在栅极电极33之上及蚀刻阻挡层51之上形成层间绝缘膜34，在栅极下阱接触区域12处，在层间绝缘膜34之上形成经由将场绝缘膜32及层间绝缘膜34贯穿的阱接触孔hw1与第2阱区域26接触的表面电极即源极电极1，在栅极焊盘区域13处，在层间绝缘膜34之上形成经由将层间绝缘膜34贯穿的栅极接触孔hg与栅极电极33接触的栅极焊盘2，蚀刻阻挡层51由相对于层间绝缘膜34及场绝缘膜32的蚀刻来说选择比大于或等于5.0的物质构成，该蚀刻阻挡层51至少在栅极焊盘区域13处形成于距离栅极下阱接触区域12的阱接触孔hw1最远的位置。因此，根据实施方式1的碳化硅半导体装置的制造方法，在碳化硅半导体装置的施加最高电场的区域，即使场绝缘膜32和层间绝缘膜34中的至少任意一者产生了缺损，也能够通过蚀刻阻挡层51维持绝缘性能。其结果，能够对施加高dv/dt时的绝缘破坏进行抑制。
84.《b.实施方式2》
85.《b-1.结构》
86.图14为实施方式2的碳化硅半导体装置即mosfet 102的第1样式的俯视图。图15是mosfet 102的第2样式的俯视图。图16是沿图14的c-c线或图15的d-d线的mosfet 102的剖视图。在图14及图15中，虚线3表示阱接触孔hw1的位置，虚线4表示栅极接触孔hg的位置。另外，点p表示在栅极焊盘区域13处距离栅极下阱接触区域12换言之阱接触孔hw1最远的点。
87.如图16所示，mosfet 102与mosfet 101的区别在于，替代蚀刻阻挡层51而具有蚀刻阻挡层52。蚀刻阻挡层52与实施方式1的第1变形例的蚀刻阻挡层51a相同地由低电阻的多晶硅构成。但是，蚀刻阻挡层52通过层间绝缘膜34与栅极电极33分离。将存在于蚀刻阻挡层52和栅极电极33之间的层间绝缘膜34也称为分离区域60。
88.栅极接触孔hg在栅极焊盘区域13处沿栅极焊盘2的外周的至少一部分设置。阱接触孔hw1在栅极下阱接触区域12处沿栅极焊盘2的外周设置。栅极下阱接触区域12至少设置于与栅极接触孔hg相对的栅极下阱接触区域12的区域。蚀刻阻挡层52和栅极电极33之间的分离区域60配置于栅极接触孔hg附近。在图14及图15中，实线d3示出分离区域60的位置。通过在蚀刻阻挡层52和栅极电极33之间设置分离区域60，从而即使层间绝缘膜34缺损也能够对绝缘破坏进行抑制。
89.蚀刻阻挡层52优选具有非导电性。但是，蚀刻阻挡层52也可以具有导电性，在栅极焊盘区域13之下，通过将层间绝缘膜34或场绝缘膜32中的某一者的膜厚设为比另一者或栅极绝缘膜的膜厚充分大，能够对绝缘破坏进行抑制。
90.在图14的例子中，栅极接触孔hg是沿矩形的栅极焊盘区域13的4个边中的3个边而设置的。另外，在图15的例子中，栅极接触孔hg是沿矩形的栅极焊盘区域13的4个边中的2个边而设置的。如图4及图5所示，在施加高dv/dt时在栅极焊盘区域13产生的电位越接近栅极下阱接触区域12则越小。因此，在栅极焊盘2的外周附近配置栅极接触孔hg，在栅极接触孔hg附近配置阱接触孔hw1，在栅极接触孔hg附近配置蚀刻阻挡层52和栅极电极33的分离区域60。由此，即使在分离区域60处场绝缘膜32或层间绝缘膜34中的至少任意一者产生缺损，由于在分离区域60处在施加高dv/dt时产生的电位变小，因此也能够对施加高dv/dt时的绝缘破坏进行抑制。为了使得即使场绝缘膜32或层间绝缘膜34中的至少任意一者产生缺损，在分离区域60处也没有绝缘破坏，优选分离区域60的宽度大于或等于层间绝缘膜34的厚度。
91.在栅极焊盘区域13的端部边缘中的没有配置栅极接触孔hg的边处，分离区域60不需要配置于栅极焊盘区域13内，例如优选配置为与栅极焊盘区域13和栅极下阱接触区域12的边界重叠。由此，即使场绝缘膜32或层间绝缘膜34中的至少任意一者产生缺损，也能够对表面电极间即源极电极1和栅极焊盘2的绝缘破坏进行抑制。
92.《b-2.变形例》
93.图17是实施方式2的变形例的mosfet 102a的剖视图。mosfet 102a的俯视图如图14或图15所示。图17示出沿图14的c-c线、或图15的d-d线的剖面结构。
94.mosfet 102a与mosfet 102的区别在于，替代蚀刻阻挡层52而具有蚀刻阻挡层52a。蚀刻阻挡层52a与蚀刻阻挡层52的区别在于，通过层间绝缘膜34分割为多个区域52a1、52a2、52a3、52a4。换言之，蚀刻阻挡层52a通过由层间绝缘膜34形成的分割区域65而被分割为多个区域52a1、52a2、52a3、52a4。
95.下面对蚀刻阻挡层52a被分割为多个区域52a1、52a2、52a3、52a4的优点进行说明。
96.图18是表示层间绝缘膜34及场绝缘膜32分别产生了缺损61、62的状态的mosfet 102a的剖视图。图19是表示图18所示的mosfet 102a的蚀刻阻挡层52a和层间绝缘膜34的俯视图。图20是表示层间绝缘膜34及场绝缘膜32分别产生了缺损61、62的状态的mosfet 102的剖视图。图21是表示图20所示的mosfet 102的蚀刻阻挡层52和层间绝缘膜34的俯视图。如图20及图21所示，如果在层间绝缘膜34和场绝缘膜32同时产生缺损61、62，则在mosfet 102中在缺损61、62处，在施加高dv/dt时存在绝缘破坏的风险。
97.另一方面，就mosfet 102a而言，如图18及图19所示，处于缺损61正下方的蚀刻阻挡层52a的区域52a2、处于缺损62正上方的蚀刻阻挡层52a的区域52a1被层间绝缘膜34分割开。因此，对由缺损61、62引起的施加高dv/dt时的绝缘破坏进行抑制。这样，就mosfet 102a而言，只要不在与蚀刻阻挡层52a的相同区域对应的场绝缘膜32及层间绝缘膜34的区域同时产生缺损，则会对施加高dv/dt时的绝缘破坏进行抑制。
98.《b-3.效果》
99.就实施方式2的mosfet 102而言，蚀刻阻挡层52通过层间绝缘膜34与栅极电极33分离。因此，即使层间绝缘膜34缺损也能够对绝缘破坏进行抑制。
100.就实施方式2的mosfet 102a而言，蚀刻阻挡层52a通过绝缘膜被分割为多个区域52a1、52a2、52a3、52a4。因此，就mosfet 102a而言，只要不在与蚀刻阻挡层52a的相同区域对应的场绝缘膜32及层间绝缘膜34的区域同时产生缺损，则会对施加高dv/dt时的绝缘破坏进行抑制。
101.《c.实施方式3》
102.《c-1.结构》
103.实施方式3的碳化硅半导体装置即mosfet 103除了器件区域11、栅极下阱接触区域12及栅极焊盘区域13之外，还具有温度感测二极管区域14、温度感测焊盘阱接触区域15及温度感测焊盘区域16。图22是表示mosfet 103的器件区域11、栅极下阱接触区域12及栅极焊盘区域13的剖视图。图23(a)是表示mosfet 103的器件区域11、温度感测焊盘阱接触区域15及温度感测焊盘区域16的剖视图。图23(b)是表示mosfet 103的温度感测二极管区域14的剖视图。
104.如图22所示，在mosfet 103的栅极焊盘区域13，在包含距离阱接触孔hw1最远的点p的位置处，在场绝缘膜32和层间绝缘膜34之间具有蚀刻阻挡层53。蚀刻阻挡层53例如为p型的多晶硅。另外，在场绝缘膜32之上及栅极电极33之上设置有分离绝缘膜35。mosfet 103的器件区域11、栅极下阱接触区域12及栅极焊盘区域13处的其它结构与实施方式1或实施方式2的mosfet 101、102相同。
105.如图23(a)所示，温度感测焊盘阱接触区域15为与mosfet 103的栅极下阱接触区域12相同的结构。另外，除了替代栅极焊盘2而设置温度感测焊盘8，没有栅极接触孔hg及栅极电极33这一点之外，温度感测焊盘区域16为与mosfet 103的栅极焊盘区域13相同的结构。即，在温度感测焊盘区域16，同样地在场绝缘膜32和层间绝缘膜34之间设置蚀刻阻挡层53。温度感测焊盘8与温度感测二极管区域14的温度感测二极管电连接。
106.如图23(b)所示，温度感测二极管区域14具有漂移层22、场绝缘膜32、分离绝缘膜35、n型区域36、p型区域37、层间绝缘膜34、阳极电极5、及阴极电极6。场绝缘膜32设置于漂移层22之上。分离绝缘膜35设置于场绝缘膜32之上。在分离绝缘膜35之上相邻地设置n型区
域36及p型区域37。n型区域36及p型区域37由多晶硅构成。在分离绝缘膜35、n型区域36及p型区域37之上设置层间绝缘膜34。在层间绝缘膜34设置阳极电极5及阴极电极6。阳极电极5及阴极电极6通过层间绝缘膜34的接触孔分别与n型区域36及p型区域37接触。在温度感测二极管区域14，通过n型区域36及p型区域37构成横向型的pn二极管作为温度感测二极管。
107.在上述中，将蚀刻阻挡层53设为n型的多晶硅，但也可以是p型的多晶硅。
108.《c-2.制造工序》
109.图24至图26是表示实施方式3的mosfet 103的器件区域11、栅极下阱接触区域12、栅极焊盘区域13及温度感测二极管区域14的制造工序的剖视图。图24(a)、图25(a)、图26(a)示出器件区域11、栅极下阱接触区域12及栅极焊盘区域13的制造工序，图24(b)、图25(b)、图26(b)示出温度感测二极管区域14的制造工序。下面，对mosfet 103的器件区域11、栅极下阱接触区域12、栅极焊盘区域13及温度感测二极管区域14的制造工序进行说明。
110.首先，在sic基板21之上通过外延生长形成漂移层22。接下来，在器件区域11形成第1阱区域23、源极区域24及阱接触区域25，并且在栅极下阱接触区域12及栅极焊盘区域13形成第2阱区域26。之后，在栅极焊盘区域13、栅极下阱接触区域12的一部分、及温度感测二极管区域14形成场绝缘膜32。另外，在栅极下阱接触区域12的没有形成场绝缘膜32的区域及器件区域11形成栅极绝缘膜31。之后，在器件区域11、栅极下阱接触区域12、栅极焊盘区域13形成栅极电极。
111.接着，在器件区域11、栅极下阱接触区域12、栅极焊盘区域13及温度感测二极管区域14形成用于将栅极电极和温度感测二极管绝缘的分离绝缘膜35。分离绝缘膜35例如为teos。
112.之后，在温度感测二极管区域14处在分离绝缘膜35之上形成n型区域36及p型区域37，并且在栅极焊盘区域13形成蚀刻阻挡层53。具体而言，在栅极焊盘区域13、及温度感测二极管区域14的整面形成n型的多晶硅。由此，沉积于栅极焊盘区域13的n型的多晶硅成为蚀刻阻挡层53。接下来，使用掩模等选择性地将p型杂质注入至沉积于温度感测二极管区域14的n型的多晶硅，使注入的区域反转为p型。反转为p型的多晶硅成为p型区域37，没有注入p型杂质的区域成为n型区域36。这样，得到图24所示的剖面构造。
113.接着，在器件区域11、栅极下阱接触区域12、栅极焊盘区域13及温度感测二极管区域14形成层间绝缘膜34，进行图案化。另外，形成源极接触孔hs、阱接触孔hw1、及栅极接触孔hg。然后，作为表面电极，分别在器件区域11及栅极下阱接触区域12形成源极电极1，在栅极焊盘区域13形成栅极焊盘2，在温度感测二极管区域14形成阳极电极5及阴极电极6。这样，得到图25所示的剖面构造。
114.接着，在表面电极之上形成聚酰亚胺等保护膜41。另外，在sic基板21的背面侧形成漏极电极7作为背面电极。这样，图26所示的剖面构造的mosfet 103完成。
115.《c-3.变形例》
116.图27是实施方式3的变形例的mosfet 103a的器件区域11、栅极下阱接触区域12及栅极焊盘区域13的剖视图。mosfet 103a的温度感测二极管区域14、温度感测焊盘阱接触区域15及温度感测焊盘区域16与mosfet 103相同。或者，也可以在mosfet 103a的温度感测焊盘区域16处，替代蚀刻阻挡层53而设置有后述的蚀刻阻挡层53a。
117.mosfet 103a与mosfet 103相比，在栅极焊盘区域13处替代蚀刻阻挡层53而具有
蚀刻阻挡层53a。蚀刻阻挡层53a由多个p型区域53a1和多个n型区域53a2构成，与蚀刻阻挡层53相同地在栅极焊盘区域13处设置于场绝缘膜32和层间绝缘膜34之间。多个p型区域53a1和多个n型区域53a2以彼此相邻的方式交替地配置。p型区域53a1由掺杂为p型的多晶硅构成，n型区域53a2由掺杂为n型的多晶硅构成。
118.图28及图29是表示mosfet 103a的蚀刻阻挡层53a的p型区域53a1及n型区域53a2的配置的俯视图。图28示出将大致矩形的p型区域53a1及n型区域53a2配置为方格花纹状的例子，图29示出将大致三角形的p型区域53a1及n型区域53a2配置为鳞花纹状的例子。这样，在多个p型区域53a1及多个n型区域53a2无间隙地交替配置的情况下，各p型区域53a1或各n型区域53a2与其它p型区域53a1及其它n型区域53a2在彼此的角部接触。这里，为了避免p型区域53a1彼此或n型区域53a2彼此接触，在各p型区域53a1或各n型区域53a2的角部设置由层间绝缘膜34形成的分割区域66。由此，能够无间隙地配置p型区域53a1及n型区域53a2，并且避免相同导电型区域的导通。因此，p型区域53a1及n型区域53a2不是严格的矩形或三角形，而是矩形或三角形的角部被去除了与分割区域66相当的量的大致矩形或大致三角形。
119.通过上述蚀刻阻挡层53a，构成多个pn二极管。而且，在栅极焊盘区域13的设置有蚀刻阻挡层53a的区域，随着俯视观察时的任意2点间的距离变大，pn二极管的连接数变多。因此，即使场绝缘膜32及层间绝缘膜34这两者产生了缺损，只要这两个缺损的产生位置具有一定距离，就能够通过pn二极管进行分压，因此能够对施加高dv/dt时的绝缘破坏的产生进行抑制。
120.另外，如图28及图29所示，由于分割区域66仅设置于各p型区域53a1或各n型区域53a2的角部，因此与实施方式2的变形例的mosfet 102a的分割区域65相比能够使面积变小。由此，能够对施加高dv/dt时的绝缘破坏的产生进行抑制。
121.《c-4.效果》
122.实施方式3的mosfet 103在俯视观察时被划分出的多个区域包含具有由多晶硅构成的温度感测二极管的温度感测二极管区域14、具有与温度感测二极管电连接的温度感测焊盘8的温度感测焊盘区域16。场绝缘膜32在栅极焊盘区域13及温度感测焊盘区域16处形成于半导体层的上表面。蚀刻阻挡层53由多晶硅构成，形成于栅极焊盘区域13及温度感测焊盘区域16的场绝缘膜32之上。根据以上结构，在具有温度感测二极管的mosfet 103中，也与实施方式1相同地，能够对施加高dv/dt时的绝缘破坏的产生进行抑制。
123.就实施方式3的变形例的mosfet 103a而言，蚀刻阻挡层53a包含交替地重复配置的多个p型区域53a1和多个n型区域53a2。而且，在相邻的p型区域53a1彼此之间、及相邻的n型区域53a2彼此之间设置由绝缘膜构成的分割区域66。根据以上结构，如图28及图29所示，由于分割区域66仅设置于各p型区域53a1或各n型区域53a2的角部，因此能够使其面积变小。由此，能够对施加高dv/dt时的绝缘破坏的产生进行抑制。
124.《d.实施方式4》
125.《d-1.结构》
126.图30是实施方式4的碳化硅半导体装置即mosfet 104的俯视图。mosfet 104具有形成源极电极1的器件区域11及栅极下阱接触区域12、形成栅极焊盘2的栅极焊盘区域13、芯片外周的末端区域19。在末端区域19和器件区域11之间，具有末端阱接触区域17、栅极配线区域18。
127.图31是沿图30的e-e线的mosfet 104的器件区域11、栅极下阱接触区域12及栅极焊盘区域13的剖视图。图32是沿图30的f-f线的mosfet 104的器件区域11、末端阱接触区域17、栅极配线区域18及末端区域19的剖视图。在末端区域19，在漂移层22的表层设置p型的电场缓和层26a。
128.mosfet 104与实施方式1的mosfet 101相比，区别在于替代蚀刻阻挡层51而设置由氮化硅(sin)构成的蚀刻阻挡层54，而且，蚀刻阻挡层54除了设置于栅极焊盘区域13之外，也设置于末端区域19。蚀刻阻挡层54与场绝缘膜32及层间绝缘膜34的材料及物性不同。场绝缘膜32及层间绝缘膜34由sio2或teos等cvd膜构成。
129.就碳化硅半导体层而言，如果是内部则即使施加高电场也不产生绝缘破坏。但是，如果碳化硅半导体层的表面的电场变高，则在附近有水分的情况下会诱发水解，在表面形成氧化膜而凸起，有时使碳化硅半导体层之上的膜破损。在这一点上，由氮化硅构成的蚀刻阻挡层54的耐湿性高，能够对来自mosfet 104的外部的水分侵入进行抑制。因此，如图32所示，优选蚀刻阻挡层54设置于电场变高的芯片的末端区域19。
130.由于蚀刻阻挡层54由氮化硅构成，因此相对于层间绝缘膜34及场绝缘膜32的蚀刻来说选择比高。因此，蚀刻阻挡层54在场绝缘膜32或栅极电极33等在蚀刻阻挡层54前形成的层叠膜之上，以具有锐角的台阶部的方式进行成膜。这里，锐角的台阶部例如包含呈锥角大于或等于80
°
且小于90
°
的锥形或倒锥形的台阶部。图33示出在栅极电极33与场绝缘膜32的台阶之上形成有蚀刻阻挡层54的状态。由于氮化硅膜容易产生裂缝，因此如果蚀刻阻挡层54形成于台阶之上，则在区域g处施加应力，容易产生裂纹63。而且，如果裂纹63发展至高电场的区域，则水分侵入至高电场的区域，如上所述导致沉积膜的破损。因此，优选蚀刻阻挡层54没有形成于由场绝缘膜32或栅极电极33等在蚀刻阻挡层54前形成的层叠膜产生的台阶之上。
131.《d-2.效果》
132.实施方式4的mosfet 104在俯视观察时被划分出的多个区域包含将器件区域11包围的末端区域19。场绝缘膜32在栅极焊盘区域13及末端区域19处形成于半导体层的上表面。蚀刻阻挡层54由氮化硅构成，形成于栅极焊盘区域13及末端区域19的场绝缘膜32之上。根据以上结构，根据mosfet 104，能够通过在末端区域19设置的蚀刻阻挡层54，对来自mosfet 104的外部的水分侵入进行抑制。
133.另外，就mosfet 104而言，蚀刻阻挡层54没有形成于场绝缘膜32与栅极电极33的台阶之上。因此，能够对蚀刻阻挡层54中的裂缝进行抑制。
134.《e.实施方式5》
135.《e-1.结构》
136.图34是实施方式5的碳化硅半导体装置即mosfet 105的剖视图。mosfet 105的俯视图如图1或图2所示。图34示出沿图1的a-a线、或图2的b-b线的剖面结构。
137.mosfet 105在栅极焊盘区域13及栅极下阱接触区域12处，替代p
+
型的阱接触区域26h而具有n
+
型的阱接触区域26h1。另外，mosfet 105在栅极焊盘区域13及栅极下阱接触区域12处，在半导体层的表面具有导电膜38。另外，mosfet 105在栅极下阱接触区域12处在阱接触孔hw1的下方，具有将阱接触区域26h1贯穿而到达阱主体区域26l的p型的阱接触区域25。在以上方面，mosfet 105与实施方式1的mosfet 101不同。
138.导电膜38是具有比半导体层低的电阻率的金属膜等。
139.根据以上结构，在栅极焊盘区域13及栅极下阱接触区域12处，导电膜38的电阻小，因此位移电流容易流动，在施加高dv/dt时施加于绝缘膜的电场本身降低。因此，即使在场绝缘膜32或层间绝缘膜34产生缺损，也能够与剩余的膜厚相应地对施加高dv/dt时的绝缘破坏的产生进行抑制。
140.在阱接触区域26h1为p型的情况下，根据使用条件，在栅极下阱接触区域12中伴随有双极型动作。因此，在碳化硅半导体层存在堆垛层错的情况下，该层错生长而导致接通电阻的增加或漏电流的增加。为了对这样的缺陷进行抑制，将阱接触区域26h1设为n型。
141.《e-2.效果》
142.就实施方式5的mosfet 105而言，第2阱区域26具有在漂移层22的表层形成的p型的阱主体区域26l、在阱主体区域26l的表层形成的n型的阱接触区域26h1。另外，mosfet 105在阱接触区域26h1的上表面具有导电膜38，该导电膜38具有比漂移层22低的电阻率。因此，在栅极焊盘区域13及栅极下阱接触区域12处，导电膜38的电阻小，因此位移电流容易流动，在施加高dv/dt时施加于绝缘膜的电场本身降低。因此，即使在场绝缘膜32或层间绝缘膜34产生缺损，也能够与剩余的膜厚相应地对施加高dv/dt时的绝缘破坏的产生进行抑制。
143.此外，可以将各实施方式自由地组合，对各实施方式适当进行变形、省略。
144.标号的说明
145.1源极电极，2栅极焊盘，5阳极电极，6阴极电极，7漏极电极，8温度感测焊盘，11器件区域，11w栅极配线部，12栅极下阱接触区域，13栅极焊盘区域，14温度感测二极管区域，15温度感测焊盘阱接触区域，16温度感测焊盘区域，17末端阱接触区域，18栅极配线区域，19末端区域，21sic基板，22漂移层，23第1阱区域，24源极区域，25阱接触区域，26第2阱区域，26a电场缓和层，26h、26h1阱接触区域，26l阱主体区域，28空穴，29电子，31栅极绝缘膜，32场绝缘膜，33栅极电极，34层间绝缘膜，35分离绝缘膜，36n型区域，37p型区域，38导电膜，41保护膜，51、51a、52、52a、53、53a、54蚀刻阻挡层，53a1 p型区域，53a2 n型区域，60分离区域，61、62缺损，63裂缝，65、66分割区域。

技术特征：
1.一种碳化硅半导体装置，其在俯视观察时被划分为多个区域，该多个区域包含形成开关元件的器件区域、形成栅极焊盘的栅极焊盘区域、所述器件区域和所述栅极焊盘区域之间的栅极下阱接触区域，该碳化硅半导体装置具有由碳化硅构成的半导体层，所述半导体层具有：第1导电型的漂移层；以及阱区域，其跨所述栅极焊盘区域及所述栅极下阱接触区域而形成于所述漂移层的表层，所述半导体层还具有：场绝缘膜，其在所述栅极焊盘区域处形成于所述半导体层的上表面；栅极电极及蚀刻阻挡层，它们形成于所述栅极焊盘区域的所述场绝缘膜之上；层间绝缘膜，其形成于所述栅极电极之上及所述蚀刻阻挡层之上；表面电极，其在所述栅极下阱接触区域处形成于所述层间绝缘膜之上，经由将所述场绝缘膜及所述层间绝缘膜贯穿的阱接触孔与所述阱区域接触；以及栅极焊盘，其在所述栅极焊盘区域处形成于所述层间绝缘膜之上，经由将所述层间绝缘膜贯穿的栅极接触孔与所述栅极电极接触，所述蚀刻阻挡层由相对于所述层间绝缘膜及所述场绝缘膜的蚀刻来说选择比大于或等于5.0的物质构成，该蚀刻阻挡层至少在所述栅极焊盘区域处设置于距离所述栅极下阱接触区域的所述阱接触孔最远的位置。2.根据权利要求1所述的碳化硅半导体装置，其中，所述蚀刻阻挡层由与所述栅极电极相同的材料构成。3.根据权利要求2所述的碳化硅半导体装置，其中，所述蚀刻阻挡层通过绝缘膜与所述栅极电极分离。4.根据权利要求3所述的碳化硅半导体装置，其中，所述蚀刻阻挡层通过绝缘膜被分割为多个区域。5.根据权利要求1至4中任一项所述的碳化硅半导体装置，其中，所述多个区域包含具有由多晶硅构成的温度感测二极管的温度感测二极管区域、具有与所述温度感测二极管电连接的温度感测焊盘的温度感测焊盘区域，所述场绝缘膜在所述栅极焊盘区域及所述温度感测焊盘区域处形成于所述半导体层的上表面，所述蚀刻阻挡层由多晶硅构成，形成于所述栅极焊盘区域及所述温度感测焊盘区域的所述场绝缘膜之上。6.根据权利要求5所述的碳化硅半导体装置，其中，所述蚀刻阻挡层包含交替地重复配置的多个p型区域和多个n型区域，在相邻的所述p型区域彼此之间及相邻的所述n型区域彼此之间设置由绝缘膜构成的分割区域。7.根据权利要求1至6中任一项所述的碳化硅半导体装置，其中，所述多个区域包含将所述器件区域包围的末端区域，所述场绝缘膜在所述栅极焊盘区域及所述末端区域处形成于所述半导体层的上表面，
所述蚀刻阻挡层由氮化硅构成，形成于所述栅极焊盘区域及所述末端区域的所述场绝缘膜之上。8.根据权利要求7所述的碳化硅半导体装置，其中，所述蚀刻阻挡层没有形成于所述场绝缘膜与所述栅极电极的台阶之上。9.根据权利要求1至8中任一项所述的碳化硅半导体装置，其中，所述阱区域具有：p型的阱主体区域，其形成于所述漂移层的表层；以及n型的阱接触区域，其形成于所述阱主体区域的表层，所述阱区域在所述阱接触区域的上表面还具有导电膜，该导电膜具有比所述漂移层低的电阻率。10.一种碳化硅半导体装置的制造方法，该碳化硅半导体装置在俯视观察时被划分为多个区域，该多个区域包含形成开关元件的器件区域、形成栅极焊盘的栅极焊盘区域、所述器件区域和所述栅极焊盘区域之间的栅极下阱接触区域，在该碳化硅半导体装置的制造方法中，形成由n型的碳化硅构成的漂移层，以跨所述栅极焊盘区域及所述栅极下阱接触区域的方式在所述漂移层的表层形成阱区域，在所述栅极焊盘区域处，在所述漂移层及所述阱区域之上形成场绝缘膜，在所述栅极焊盘区域的所述场绝缘膜之上形成栅极电极及蚀刻阻挡层，在所述栅极电极之上及所述蚀刻阻挡层之上形成层间绝缘膜，在所述栅极下阱接触区域处，在所述层间绝缘膜之上形成经由将所述场绝缘膜及所述层间绝缘膜贯穿的阱接触孔与所述阱区域接触的表面电极，在所述栅极焊盘区域处，在所述层间绝缘膜之上形成经由将所述层间绝缘膜贯穿的栅极接触孔与所述栅极电极接触的栅极焊盘，所述蚀刻阻挡层由相对于所述层间绝缘膜及所述场绝缘膜的蚀刻来说选择比大于或等于5.0的物质构成，该蚀刻阻挡层至少在所述栅极焊盘区域处形成于距离所述栅极下阱接触区域的所述阱接触孔最远的位置。

技术总结
本发明的目的在于在碳化硅半导体装置中，即使产生工艺上的缺陷也会对施加高dV/dt时的绝缘破坏的产生进行抑制。MOSFET(101)具有：栅极电极(33)及蚀刻阻挡层(51)，它们形成于栅极焊盘区域(13)的场绝缘膜(32)之上；以及层间绝缘膜(34)，其形成于栅极电极(33)之上及蚀刻阻挡层(51)之上。蚀刻阻挡层(51)由相对于层间绝缘膜(34)及场绝缘膜(32)的蚀刻来说选择比大于或等于5.0的物质构成，该蚀刻阻挡层(51)至少在栅极焊盘区域(13)处设置于距离栅极下阱接触区域(12)的阱接触孔(HW1)最远的位置。接触区域(12)的阱接触孔(HW1)最远的位置。接触区域(12)的阱接触孔(HW1)最远的位置。


技术研发人员：大久野幸史
受保护的技术使用者：三菱电机株式会社
技术研发日：2022.07.28
技术公布日：2023/2/9