本实用新型涉及半导体器件技术领域，具体涉及多二极管芯片并联结构的半导体器件。
背景技术：
随着电子信息行业的发展，产品不断趋于小型化、微型化，这就对半导体器件封装的尺寸有了一定的要求。传统的多芯片封装只能在平面上铺展芯片，再通过跳线进行串联连接。增加了产品中半导体器件的安装占用面积，在实际应用中存在很多局限之处。
技术实现要素：
本实用新型针对以上问题，提供了一种在不增大安装占用面积的同时，增加器件过流能力的三维多芯片并联结构。
本实用新型的技术方案是：三维多芯片并联结构包括框架、芯片和跳线，其特征在于，所述框架包括框架a和框架b，在所述框架b上由下至上依次堆叠有芯片层1、芯片层2……芯片层n，n≥2；相邻芯片层的相对面的极性一致，
在芯片层奇数层的顶面设有连接框架a的跳线ak，k为1、3、5……n；
在芯片层偶数层的顶面设有连接框架b的跳线bj；j为2、4、6……n；
所述跳线ak和跳线bj的总和与芯片层的层数一致。n为数字序号。
所述各芯片层内按照串联连接形式叠合有m粒芯片单体，m≥1。m为数量编号。
所述框架、所述芯片和所述跳线之间连接所用的锡层厚度0.05~0.07mm。所述锡层厚度既要保证所述框架、所述芯片和所述跳线的连接牢固，又要保证所述三维多芯片并联结构的高度尽可能的小，不占用过多的空间。
本实用新型将多芯片由平面铺展改成三维堆叠，将多芯片串联封装改成多芯片并联封装，由此减少封装体的安装占用面积。此外，三维多芯片并联结构可以制定不同的过流能力和耐压能力，满足不同应用场景的使用要求。
附图说明
图1是本实用新型的结构示意图，
图2是本实用新型第一种实施方式的结构示意图，
图3是本实用新型第二种实施方式的结构示意图，
图4是本实用新型第一实施方式的电路原理图，
图5是本实用新型第二种实施方式的电路原理图。
图中1是框架，11是框架a，12是框架b，2是芯片，3是跳线，4是锡层。
具体实施方式
以下结合图1-5进一步说明本实用新型，包括框架1、芯片2和跳线3，框架包括框架a11和框架b12，在所述框架b12上由下至上依次堆叠有芯片层1、芯片层2……芯片层n，n≥2；相邻芯片层的相对面的极性一致，
在芯片层奇数层的顶面设有连接框架a的跳线ak，k为1、3、5……n；
在芯片层偶数层的顶面设有连接框架b的跳线bj；j为2、4、6……n；
跳线ak和跳线bj的总和与芯片层的层数一致。n为数字序号。
各芯片层内按照串联连接形式叠合有m粒芯片单体，m≥1。m为数量编号。
框架1、芯片2和跳线3之间连接所用的锡层4厚度0.05~0.07mm。锡层4厚度既要保证框架1、芯片2和跳线3的连接牢固，又要保证三维多芯片并联结构的高度尽可能的小，不占用过多的空间。
本实用新型并不局限于上述实施例，在本实用新型公开的技术方案的基础上，本领域的技术人员根据所公开的技术内容，不需要创造性的劳动就可以对其中的一些技术特征作出一些替换和变形，这些替换和变形均在本实用新型的保护范围内。
1.三维多芯片并联封装结构，包括框架、芯片和跳线，其特征在于，所述框架包括框架a和框架b，在所述框架b上由下至上依次堆叠有芯片层1、芯片层2……芯片层n，n≥2；相邻芯片层的相对面的极性一致，
在芯片层奇数层的顶面设有连接框架a的跳线ak，k为1、3、5……n；
在芯片层偶数层的顶面设有连接框架b的跳线bj；j为2、4、6……n；
所述跳线ak和跳线bj的总和与芯片层的层数一致。
2.根据权利要求1所述的三维多芯片并联封装结构，其特征在于，各芯片层内按照串联连接形式叠合有m粒芯片单体，m≥1。
3.根据权利要求1所述的三维多芯片并联封装结构，其特征在于，所述框架、所述芯片和所述跳线之间连接所用的锡层厚度0.05~0.07mm。
技术总结