本实用新型涉及数字电路
技术领域：
，具体涉及一种基于忆阻器神经元电路的多输入逻辑门电路。
背景技术：
：随着信息时代的发展，人们提倡科技发展生产，越来越多的机器人替代人工作业，机器人逐渐在生产中占有主导地位。通过对人类智力活动的探索和记忆思维机理的研究，我们需要开发出各种机器来模拟人类神经活动。人工神经网络的研究是从人脑的生理结构出发研究生物行为，模拟人脑处理信息的方式。人类的大脑含有大量神经元和突触来处理信息，所以需要构建大规模集成电路的机器来模拟人脑。神经元电路是搭建神经网络的基本单元，为了构建完整的神经网络体系，需要神经元电路具有面积小、功耗低、运算速度快的特点。传统的cmos逻辑门电路主要由于多个mos管组成，所以电路面积较大，且电路结构复杂。在大规模集成的电路中，因工艺问题导致mos的尺寸难以制作的更小，所以传统的cmos管逻辑门电路很难应用到类脑神经电路。1971年，蔡少棠教授(leonchua)在对电路理论进行研究的过程中，从其完备性的角度出发提出了忆阻器(memristor)这一概念，它是作为电阻、电容、电感以外的第四种基本电路元器件。直到2008年，惠普实验室的工作者利用蔡少棠的设想成功研制了一个忆阻器模型，从而证实了忆阻器的存在。由于忆阻器具有记忆性，非易失性等特点，所以忆阻器非常适合运用到突触和神经元的仿生中。忆阻器还具有工艺尺寸小、耐久性高、功耗低、与cmos工艺兼容等特点，为制造速度快、功耗低的模拟生物大脑机器提供了器件基础，也对未来存储与计算融合的新型体系结构提供了可能，具有重要的研究意义。前人提出的传统的cmos神经元电路存在难以连续调整和掉电难以储存权值的问题。技术实现要素：本实用新型针对现有技术中存在的技术问题，提供一种基于忆阻器神经元电路的多输入逻辑门电路，其可以实现多输入“或”逻辑和“与”逻辑，相比于前人的cmos管神经元电路，结构较为简单，仅仅需要两个模块就可以实现神经元功能，旨在解决目前cmos管门电路难以连续调整、集成度低、功耗高、以及掉电信息易丢失的问题。本实用新型解决上述技术问题的技术方案如下：一种基于忆阻器神经元电路的多输入逻辑门电路，包括相互信号连接的突触模块以及神经元模块，所述突触模块包括多个忆阻桥突触电路，至少一个所述忆阻桥突触电路的输入端接收神经元阈值输入，其余所述忆阻桥突触电路的输入端接收输入信号；所述神经元模块包括依次连接的求和电路与比较电路，多个所述忆阻桥突触电路的输出端共同连接所述求和电路的输入端，所述求和电路的输出端连接所述比较电路的输入端。进一步，所述忆阻桥突触电路包括第一忆阻器、第二忆阻器、第三忆阻器、第四忆阻器、第一电阻、第二电阻、第三电阻、第四电阻、第一运算放大器，所述第一忆阻器的正极与所述第三忆阻器的负极相连接，且所述第一忆阻器与所述第三忆阻器的节点接收输入信号；所述第一忆阻器的负极与所述第二忆阻器的负极相连接，且所述第一忆阻器与所述第二忆阻器的节点串联所述第一电阻后连接所述第一运算放大器的同相输入端；所述第三忆阻器的正极与所述第四忆阻器的正极相连接，且所述第三忆阻器与所述第四忆阻器的节点串联所述第三电阻后连接所述第一运算放大器的反相输入端；所述第二忆阻器的正极与所述第四忆阻器的负极连接后接地；所述第一运算放大器的同相输入端串联所述第二电阻后接地，所述第四电阻一端连接所述第一运算放大器的反相输入端、其另一端连接所述第一运算放大器的输出端，所述第一运算放大器的输出端连接所述求和电路。进一步，所述求和电路包括第五电阻、第二运算放大器、第六电阻、第七电阻、第八电阻，所述忆阻桥突触电路的输出端串联所述第五电阻后连接所述第二运算放大器的同相输入端，所述述第二运算放大器的同相输入端串联所述第六电阻后接地，所述第二运算放大器的反相输入端串联所述第七电阻后接地，所述第八电阻的两端分别连接所述第二运算放大器的反相输入端与所述第二运算放大器的输出端，所述第二运算放大器的输出端连接所述比较电路。进一步，所述比较电路包括第九电阻、第十电阻、第十一电阻、第三运算放大器、双向稳压二极管，所述求和电路的输出端串联所述第九电阻后连接所述第三运算放大器的反相输入端，所述第三运算放大器的反相输入端还通过所述第十电阻与外部参考电压连接，所述第三运算放大器的同相输入端接地，所述第三运算放大器的输出端依次串联所述第十一电阻以及所述双向稳压二极管再接地；所述第十一电阻与所述双向稳压二极管的节点作为所述神经元电路的输出端。进一步，所述双向稳压二极管为两个单向稳压二极管反向串联而成。本实用新型的有益效果是：本实用新型通过忆阻桥突触电路进行突触权值的设定与调整，更符合实际生物神经元的突触调节规则。本实用新型基于多输入或门及与门逻辑，提出一种由四个忆阻桥突触电路、一个求和电路和一个比较电路组成的神经元电路，相比前人提出的二输入逻辑门电路，电路结构更为简单，逻辑更为复杂，掉电信息不易丢失，应用的范围更加广泛，且本实用新型提出的神经元电路结构简单，可大规模集成，为类脑神经网络电路研究提供了基础。附图说明图1为本实用新型神经元电路拓扑结构图；图2为本实用新型忆阻桥突触电路拓扑结构图；图3为输入电压脉冲信号图；图4为对应图3的忆阻桥突触电路突触权重变化图；图5为人工神经元数学模型图；图6为神经元电路或逻辑运算仿真图；图7为神经元电路与逻辑运算仿真图。附图中，各标号所代表的部件列表如下：r1/r6/r11/r16、第一电阻，r2/r7/r12/r17、第二电阻，r3/r8/r13/r18、第三电阻，r4/r9/r14/r19、第四电阻，r5/r10/r15/r20、第五电阻，r21、第六电阻，r22、第八电阻，r23、第七电阻，r24、第九电阻，r25、第十电阻，r26、第十一电阻，m1/m5/m9/m13、第一忆阻器，m2/m6/m10/m14、第二忆阻器，m3/m7/m11/m15、第三忆阻器，m4/m8/m12/m16、第四忆阻器，a1/a2/a3/a4、第一运算放大器，a5、第二运算放大器，a6、第三运算放大器，c1、外部参考电压，z1、双向稳压二极管。具体实施方式以下结合附图对本实用新型的原理和特征进行描述，所举实例只用于解释本实用新型，并非用于限定本实用新型的范围。如图1所示，本实施例提供一种基于忆阻器神经元电路的多输入逻辑门电路，包括相互信号连接的突触模块以及神经元模块，所述突触模块包括多个忆阻桥突触电路，至少一个所述忆阻桥突触电路的输入端接收神经元阈值输入，其余所述忆阻桥突触电路的输入端接收输入信号。本实施例以设有三个信号输入端的突触模块为例，其分别接受i1、i2、i3三个电流信号输入；其另有一个忆阻桥突触电路作为神经元阈值输入端，用于接收神经元阈值iθ输入，用于模拟生物体的神经元阈值信号。所述神经元模块包括依次连接的求和电路与比较电路，多个所述忆阻桥突触电路的输出端共同连接所述求和电路的输入端，所述求和电路的输出端连接所述比较电路的输入端。每个所述忆阻桥突触电路的结构组成以及原理均相同，以第一个所述忆阻桥突触电路进行举例。如图2所示，所述忆阻桥突触电路包括第一忆阻器m1、第二忆阻器m1、第三忆阻器m3、第四忆阻器m4、第一电阻r1、第二电阻r2、第三电阻r3、第四电阻r4、第一运算放大器a1，所述第一忆阻器m1的正极与所述第三忆阻器m3的负极相连接，且所述第一忆阻器m1与所述第三忆阻器m3的节点接收输入信号i1；所述第一忆阻器m1的负极与所述第二忆阻器m2的负极相连接，且所述第一忆阻器m1与所述第二忆阻器m2的节点串联所述第一电阻r1后连接所述第一运算放大器a1的同相输入端；所述第三忆阻器m3的正极与所述第四忆阻器m4的正极相连接，且所述第三忆阻器m3与所述第四忆阻器m4的节点串联所述第三电阻r3后连接所述第一运算放大器a1的反相输入端；所述第二忆阻器m2的正极与所述第四忆阻器m4的负极连接后接地；所述第一运算放大器a1的同相输入端串联所述第二电阻r2后接地，所述第四电阻r4一端连接所述第一运算放大器a1的反相输入端、其另一端连接所述第一运算放大器a1的输出端，所述第一运算放大器a1的输出端连接所述求和电路的输入。同样的，第二个所述忆阻桥突触电路、第三个所述忆阻桥突触电路、第四个所述忆阻桥突触电路与第一个所述忆阻桥突触电路的拓扑结构以及原理相同，差别在于，第四个所述忆阻桥突触电路用于接收神经元阈值iθ输入，用于模拟生物体的神经元阈值信号，其电阻的阻值可能不同；其余所述忆阻桥突触电路均接收输入信号，其元器件组成及参数均相同。如图1所示，将第一个所述忆阻桥突触电路的拓扑结构替代到第二个所述忆阻桥突触电路、第三个所述忆阻桥突触电路、第四个所述忆阻桥突触电路中，m1/m5/m9/m13为第一忆阻器，m2/m6/m10/m14为第二忆阻器，m3/m7/m11/m15为第三忆阻器，m4/m8/m12/m16为第四忆阻器，r1/r6/r11/r16为第一电阻，r2/r7/r12/r17为第二电阻，r3/r8/r13/r18为第三电阻，r4/r9/r14/r19为第四电阻，a1/a2/a3/a4为第一运算放大器，第一运算放大器a1/a2/a3/a4的输出端均连接所述求和电路的输入端。本实施例中，所述求和电路包括第五电阻r5/r10/r15/r20、第二运算放大器a5、第六电阻r21、第七电阻r23、第八电阻r22，四个所述忆阻桥突触电路的输出端分别串联所述第五电阻r5/r10/r15/r20后连接所述第二运算放大器a5的同相输入端，所述述第二运算放大器a5的同相输入端串联所述第六电阻r21后接地，所述第二运算放大器a5的反相输入端串联所述第七电阻r23后接地，所述第八电阻r22的两端分别连接所述第二运算放大器a5的反相输入端与所述第二运算放大器a5的输出端，所述第二运算放大器a5的输出端连接所述比较电路的输入端。如图1所示，所述比较电路包括第九电阻r24、第十电阻r25、第十一电阻r26、第三运算放大器a6、双向稳压二极管z1，所述求和电路的输出端串联所述第九电阻r24后连接所述第三运算放大器a6的反相输入端，所述第三运算放大器a6的反相输入端还通过所述第十电阻r25与外部参考电压c1连接，所述第三运算放大器a6的同相输入端接地，所述第三运算放大器a6的输出端依次串联所述第十一电阻r26以及所述双向稳压二极管z1再接地；所述第十一电阻r26与所述双向稳压二极管z1的节点作为所述神经元电路的输出端。进一步，所述双向稳压二极管z1采用两个单向稳压二极管反向串联而成。工作原理：本实施例的神经元电路由突触模块和神经元模块两个模块组成。其中所述突触模块由四个忆阻桥突触电路组成，每个忆阻桥突触电路分别由四个忆阻器、四个固定电阻和一个理想运算放大器搭建而成，如图2所示。通过在忆阻桥突触电路的输入端口输入所需电压或电流信号，在图2中所示的a、b两点会形成电压差，经过运算放大器后输出两点的电压差值，输出电压与输入电压的比值，则得到突触权值。根据不同的实验需要，则可以改变输入信号的大小和正负，可以得到所需要的输出信号。因为该电路是根据人工神经元模型所设计的，所以突触模块中的四个忆阻桥电路作用不同，其中前三个忆阻桥突触电路作为神经元电路的三个输入信号，得到三个所需要的突触权值；另一个忆阻桥突触电路是作为神经元电路的阈值设定，阈值根据电路需要设定正负大小即可。以第一个忆阻桥突触电路为例，则可求得忆阻桥突触电路的输出电压为其余三个忆阻桥突触电路的运算原理相同。由前文提到的四个忆阻桥突触电路的输出端连接到神经元模块的输入端。神经元模块由两部分组成：一个是正向求和电路，另一个是单限比较电路。如图1所示，正向求和电路是由七个电阻和一个理想运放组成，其中第五电阻r5/r10/r15/r20分别与突触模块的四个输出端口相连，然后接到第二运算放大器a5的正相输入端，第二运算放大器a5的正相输入端串联第六电阻r21后接地，第二运算放大器a5的反相输入端串联第七电阻r23后接地，第八电阻r22的两端分别连接第二运算放大器a5的反相输入端和输出端，则第二运算放大器a5输出电压即为四个忆阻桥突触电路输出电压的总电压。将求和电路的输出端口连接第九电阻r24后与第三运算放大器a6的反相输入端相连接，单限比较电路中c1为外加参考电压,z1是两个稳压值相同的稳压二极管进行反向串联组合而成。比较电路阈值电压满足以下公式：当比较电路输出低电平vol；比较电路输出高电平voh。设定稳压二极管的钳位电压uz＝±5v,则比较电路输出低电平vol为-5v，比较电路输出高电平voh为5v。为了使上述电路成功实现逻辑或运算功能，需要进行计算三个输入信号和阈值的关系。如图5所示人工神经元模型，ni(i＝1,2,3)作为神经元的输入,wi(i＝1,2,3)是第i个突触处理后的突触权值，θ为阈值，所以可以得到神经元输出为：式中f(·)为激发函数，它可以决定神经元受到输入ni刺激后是否产生兴奋，在本实施例中，取它为阶跃函数：关于或门的运算，根据上述神经元模型和或逻辑真值表，则可以得出权重wi和θ之间的关系如下式：故可得θ>0,wi≥θ。由上述方程组可以得出wi和θ之间的大小关系，由于有无穷组解，可根据需要取w1＝1,w2＝1,w3＝1,θ＝0.5,即满足上述关系式。关于与门的运算，根据上述神经元模型和与逻辑真值表，则可以得出权重wi和θ之间的关系如下式：故可得θ>0,wi<θ,w1 w2 w3≥θ。由上述方程组可以得出wi和θ之间的大小关系，由于有无穷组解，可根据需要取w1＝1,w2＝1,w3＝1,θ＝2.5,即满足上述关系式。为了使本实用新型的目的、技术方案及有益效果更加清楚明白，以下结合附图及仿真实验来对本实用新型进行进一步详细说明。本实用新型中的核心器件忆阻器，其阻值是可以根据外加电场的变化而改变，具有“记忆”功能。本实施例根据这一特性，在pspice仿真软件中进行忆阻器建模，设定导通电阻ron＝100ω，闭合电阻roff＝20kω，初始电阻rinit＝10kω。建模完成后，在忆阻器两端加上频率为1hz、幅值为1v的正弦电压信号时，忆阻器的i-v特性曲线呈现出‘8’字型的曲线，证明了忆阻器的建模成功。如图1～2所示搭建忆阻桥突触电路，如图2所示，要求输出电压为a、b两点间的电压差值，由前文所述公式(1)可以推得，当电阻r1＝r2＝r3＝r4时，输出电压vout＝va-vb。由于忆阻器会根据外加电场变化而改变阻值，当输入正向脉冲时，第一忆阻器m1和第四忆阻器m4的阻值将减少，第二忆阻器m2和第三忆阻器m3的阻值将变大，此时va>vb,电路将会输出正电压，表示正向突触权重；相反输入负向脉冲时，电路将会输出负电压，表示负向突触权重。在本实用新型中，给忆阻桥突触电路施加一个如图3所示的电压脉冲，突触权重会先变大再变小，对应的变化如图4所示，由此证明忆阻桥突触电路可以根据输入信号来改变突触权重的正负和大小。本实施例神经元电路根据如图5所示人工神经元模型搭建，由于需要三个信号的输入和一个阈值的恒定输入，所以一共需要四个忆阻桥突触电路。在神经元模块中的同向求和模块中，设定第五电阻r5/r10/r15/r20以及第六电阻r21均为10kω，第八电阻r22、第七电阻r23为4kω，则可以根据同向求和电路运算求出第二运算放大器a5的输出电压即为前四个忆阻桥突触电路输出电压之和。最后一个单限比较电路，当第九电阻r24与第十电阻r25阻值相等时，该单限比较器电路阈值电压或门逻辑运算实现步骤：由于本实用新型采取的权重w1＝1,w2＝1,w3＝1,阈值θ＝0.5，所以前三个忆阻桥突触电路，定值电阻(即第一电阻r1/r6/r11、第二电阻r2/r7/r12、第三电阻r3/r8/r13、第四电阻r4/r9/r14)阻值全部相同，均设为20kω；由于阈值为0.5，所以第四个忆阻桥突触电路中，设定r17＝0.5r16,r19＝0.5r18,即满足需要。根据上述步骤，按表1所示输入电流信号。表1其中100ua代表给定输入逻辑为‘1’，0ua代表出入逻辑为‘0’。经过pspice实验仿真后，可以得到的输出电压在0～5ms内的最大电压值为2.54mv，所以设定外加参考电压c1为-2.54mv，稳压二极管的钳位电压为±5v，当神经元电路输出逻辑为‘1’时，输出电压为5v；当神经元电路输出逻辑为‘0’时，输出电压为-5v。如图6所示，为本实用新型的实验仿真图，当三个输入中有任意逻辑为‘1’输入时，输出逻辑为‘1’；当三个输入同时输入为‘0’时，输出逻辑为‘0’，因此验证了本实用新型的逻辑或运算功能正确。与门逻辑运算实现步骤：由于本实施例采取的权重w1＝1,w2＝1,w3＝1,阈值θ＝2.5，所以前三个忆阻桥突触电路，定值电阻(即第一电阻r1/r6/r11、第二电阻r2/r7/r12、第三电阻r3/r8/r13、第四电阻r4/r9/r14)阻值全部相同；由于阈值为2.5，所以第四个忆阻桥电路中，设定r17＝2.5r16,r19＝2.5r18,即满足需要。根据上述步骤，按表2所示输入电流信号。时间(ms)0～1010～1515～2525～3030～4040～50i1(ua)10001000100100i2(ua)001001000100i3(ua)000100100100表2经过pspice实验仿真后，如图7所示，可以得到的输出电压在40～50ms内的最小电压值为5mv，所以设定外加电压c1为-5mv，同理输入逻辑同时为‘1’时，输出为‘1’；有任意输入逻辑为‘0’时，则输出为‘0’，因此验证了本实用新型的逻辑与运算功能正确。在本实施案例中，实现了逻辑电路中基本的或运算逻辑门电路，由于采用忆阻器作为本电路的核心器件，不仅有实现逻辑运算的功能，还使整体电路降低功耗，结构简单，降低了实体电路搭建的成本。且该神经元电路结构简单，掉电信息不易丢失，非常适合应用于当下热门的类脑神经网络电路中，有利于克服当前计算机体系中处理信息和存储信息分离的问题，为未来实现人工智能新时代提供了可能。本实用新型的有益效果是：本实用新型通过忆阻桥突触电路进行突触权值的设定与调整，更符合实际生物神经元的突触调节规则。本实用新型基于多输入或门及与门逻辑，提出一种由四个忆阻桥突触电路、一个求和电路和一个比较电路组成的神经元电路，相比前人提出的二输入逻辑门电路，电路结构更为简单，逻辑更为复杂，掉电信息不易丢失，应用的范围更加广泛。本实用新型提出的神经元电路结构简单，可大规模集成，为类脑神经网络电路研究提供了基础。以上所述仅为本实用新型的较佳实施例，并不用以限制本实用新型，凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。当前第1页1 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技术特征：1.一种基于忆阻器神经元电路的多输入逻辑门电路，其特征在于，包括相互信号连接的突触模块以及神经元模块，所述突触模块包括多个忆阻桥突触电路，至少一个所述忆阻桥突触电路的输入端接收神经元阈值输入，其余所述忆阻桥突触电路的输入端接收输入信号；所述神经元模块包括依次连接的求和电路与比较电路，多个所述忆阻桥突触电路的输出端共同连接所述求和电路的输入端，所述求和电路的输出端连接所述比较电路的输入端。
2.根据权利要求1所述一种基于忆阻器神经元电路的多输入逻辑门电路，其特征在于，所述忆阻桥突触电路包括第一忆阻器、第二忆阻器、第三忆阻器、第四忆阻器、第一电阻、第二电阻、第三电阻、第四电阻、第一运算放大器，所述第一忆阻器的正极与所述第三忆阻器的负极相连接，且所述第一忆阻器与所述第三忆阻器的节点接收输入信号；所述第一忆阻器的负极与所述第二忆阻器的负极相连接，且所述第一忆阻器与所述第二忆阻器的节点串联所述第一电阻后连接所述第一运算放大器的同相输入端；所述第三忆阻器的正极与所述第四忆阻器的正极相连接，且所述第三忆阻器与所述第四忆阻器的节点串联所述第三电阻后连接所述第一运算放大器的反相输入端；所述第二忆阻器的正极与所述第四忆阻器的负极连接后接地；所述第一运算放大器的同相输入端串联所述第二电阻后接地，所述第四电阻一端连接所述第一运算放大器的反相输入端、其另一端连接所述第一运算放大器的输出端，所述第一运算放大器的输出端连接所述求和电路。
3.根据权利要求1所述一种基于忆阻器神经元电路的多输入逻辑门电路，其特征在于，所述求和电路包括第五电阻、第二运算放大器、第六电阻、第七电阻、第八电阻，所述忆阻桥突触电路的输出端串联所述第五电阻后连接所述第二运算放大器的同相输入端，所述述第二运算放大器的同相输入端串联所述第六电阻后接地，所述第二运算放大器的反相输入端串联所述第七电阻后接地，所述第八电阻的两端分别连接所述第二运算放大器的反相输入端与所述第二运算放大器的输出端，所述第二运算放大器的输出端连接所述比较电路。
4.根据权利要求1所述一种基于忆阻器神经元电路的多输入逻辑门电路，其特征在于，所述比较电路包括第九电阻、第十电阻、第十一电阻、第三运算放大器、双向稳压二极管，所述求和电路的输出端串联所述第九电阻后连接所述第三运算放大器的反相输入端，所述第三运算放大器的反相输入端还通过所述第十电阻与外部参考电压连接，所述第三运算放大器的同相输入端接地，所述第三运算放大器的输出端依次串联所述第十一电阻以及所述双向稳压二极管再接地；所述第十一电阻与所述双向稳压二极管的节点作为所述神经元电路的输出端。
5.根据权利要求4所述一种基于忆阻器神经元电路的多输入逻辑门电路，其特征在于，所述双向稳压二极管为两个单向稳压二极管反向串联而成。
技术总结本实用新型涉及一种基于忆阻器神经元电路的多输入逻辑门电路，包括相互信号连接的突触模块以及神经元模块，所述突触模块包括多个忆阻桥突触电路，至少一个所述忆阻桥突触电路的输入端接收神经元阈值输入，其余所述忆阻桥突触电路的输入端接收输入信号；所述神经元模块包括依次连接的求和电路与比较电路，多个所述忆阻桥突触电路的输出端共同连接所述求和电路的输入端，所述求和电路的输出端连接所述比较电路的输入端。本实用新型可以实现多输入“或”逻辑和“与”逻辑，相比于前人的CMOS管神经元电路，结构较为简单，仅仅需要两个模块就可以实现神经元功能，旨在解决目前CMOS管门电路难以连续调整、集成度低、功耗高、以及掉电信息易丢失的问题。
技术研发人员：叶葱;夏天;曹广森;程功;柯善武;彭泽晖
受保护的技术使用者：湖北大学
技术研发日：2020.07.17
技术公布日：2021.03.12
