本发明实施例涉及芯片技术领域，尤其涉及一种测试数据的生成方法、装置、芯片及存储介质。
背景技术：
芯片在制造完成后，需要通过自动化测试设备(automatictestequipment，ate)进行晶圆测试(circuitprobing，cp)和最终测试(finaltest，ft)，测试所需的外部激励由ate通过芯片管脚输入到芯片中。
当前cp测试和ft测试中，为了测试芯片的中央处理器(centralprocessingunit，cpu)的功耗、性能、稳定性以及在特定电压频率下能否正常工作，通常通过如下两种方式进行；如图1a所示，cpu的测试程序和测试数据由ate通过接口写入芯片的sram(staticrandomaccessmemory，静态随机存取存储器)中，cpu执行sram中的测试程序和测试数据；或者如图1b所示，固化测试数据预先写入芯片中测试专用rom(read-onlymemory，只读存储器)中，测试程序和非固化测试数据由ate通过接口写入芯片的sram，cpu执行sram中的测试程序，再调用测试专用rom中的数据。
然而，图1a所示的测试方式，ate写入测试数据的过程耗时较长，测试效率较低，测试成本较高；图1b所示的测试方式，测试专用rom增加芯片的面积，耗费了较多的晶粒资源，也加了芯片成本。
技术实现要素：
本发明实施例提供了一种测试数据的生成方法、装置、芯片及存储介质，以生成中央处理器所需的测试数据。
第一方面，本发明实施例提供了一种测试数据的生成方法，包括：
当获取到中央处理器发送的地址信息时，根据期望位数，对所述地址信息进行地址位扩展，以使所述地址信息的地址位数与所述期望位数一致；其中，所述期望位数与所述中央处理器相关；
通过至少一个数据处理模块，根据扩展后的地址信息，进行数据生成，并获取数据生成结果；
根据所述至少一个数据处理模块的数据生成结果，获取期望位数的测试数据，并将所述测试数据发送给所述中央处理器。
第二方面，本发明实施例提供了一种测试数据的生成装置，包括：
地址位扩展模块，用于当获取到中央处理器发送的地址信息时，根据期望位数，对所述地址信息进行地址位扩展，以使所述地址信息的地址位数与所述期望位数一致；其中，所述期望位数与所述中央处理器相关；
至少一个数据处理模块，用于根据扩展后的地址信息，进行数据生成，并获取数据生成结果；
测试数据生成模块，用于根据所述至少一个数据处理模块的数据生成结果，获取期望位数的测试数据，并将所述测试数据发送给所述中央处理器。
第三方面，本发明实施例提供了一种芯片，包括：
芯片管脚、芯片接口、静态随机存取存储器、中央处理器、高速缓冲存储器和虚拟只读存储器；所述虚拟只读存储器用于实现本发明任意实施例所述的测试数据的生成方法。
第四方面，本发明实施例还提供了一种计算机可读存储介质，其上存储有计算机程序，该程序被处理器执行时实现本发明任意实施例所述的测试数据的生成方法。
本发明实施例中公开的技术方案，在获取到中央处理器发送的地址信息后，通过地址位扩展以及数据生成处理，获取到中央处理器所述的测试数据，使得在进行芯片测试时，节省了测试数据的写入时间，提高了测试效率，降低了测试成本，同时，避免了在芯片中设置测试专用的只读存储器，避免了芯片面积被增加，减少了芯片成本，节省了使用的晶粒资源。
附图说明
图1a是本发明背景技术提供的一种中央处理器的测试流程的示意图；
图1b是本发明背景技术提供的一种中央处理器的测试流程的示意图；
图1c是本发明实施例一提供的一种测试数据的生成方法的应用场景示意图；
图1d是本发明实施例一提供的一种测试数据的生成方法的流程图；
图1e是本发明实施例一提供的一种测试数据生成的流程示意图；
图2是本发明实施例二提供的一种测试数据的生成装置的结构框图；
图3是本发明实施例三提供的一种芯片的结构框图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
本发明提供的一种测试数据的生成方法，可以应用于如图1c所示的应用场景中，通过图1c中的虚拟只读存储器08实现，用于生成中央处理器06所需的测试数据，其中，该测试数据为固化测试数据。如图1c所示，待测试的芯片01放置于自动化测试设备02的机台上，自动化测试设备02通过芯片管脚03和芯片接口04，将测试程序和非固化测试数据发送至静态随机存取存储器05中，中央处理器06集成有高速缓冲存储器(cache存储器)07或与高速缓冲存储器07连接；在测试程序写入静态随机存取存储器05后，中央处理器06执行静态随机存取存储器05中的测试程序和非固化测试数据，并由虚拟只读存储器08提供固化测试数据。其中，测试程序和测试数据可以用于中央处理器06的功耗、性能和/或稳定性，还可以用于测试中央处理器06在特定电压频率下能否正常工作。
实施例一
图1d为本发明实施例一提供的一种测试数据的生成方法的流程图，本实施例可适用于芯片在进行晶圆测试或最终测试时，生成芯片的中央处理器所需的测试数据，该方法可以由本发明实施例中的测试数据的生成装置来执行，该装置可以通过软件和/或硬件实现，并集成在芯片中，典型的，集成在图1c中的虚拟只读存储器08中，该方法具体包括如下步骤：
s110、当获取到中央处理器发送的地址信息时，根据期望位数，对所述地址信息进行地址位扩展，以使所述地址信息的地址位数与所述期望位数一致；其中，所述期望位数与所述中央处理器相关。
rom是由多个存储单元排列而成，每个存储单元都被编为一个地址信息，因此，地址信息是存储单元的编码，在真实的rom中，存储单元按照字节编码，表示了数据的存储位置，地址位则决定了存储单元的个数，例如，地址位为20位(bit)，对应了2的20次方个存储单元；每个地址信息均指向了特定的存储位置，每个存储位置存放有固定的数据信息。
在芯片的晶圆测试和最终测试中，对中央处理器的各种测试，例如，功耗测试、性能测试、稳定性测试以及特定电压频率下的工作状态测试，测试数据的作用在于充分调动中央处理器的计算能力，确保中央处理器中的算术逻辑单元(arithmeticandlogicunit，alu)和逻辑核心(logiccore)等有足够的翻转，对于测试数据本身的数据内容并没有特定的要求，只需要使测试数据的位数满足中央处理器的运算位数即可；因此，期望位数与中央处理器的运算需求相关，例如，中央处理器(例如，arm的cortex-a系列中央处理器)需要32位的测试数据，那么期望位数则为32位，最终生成的测试数据也为32位，以满足cpu的运算需求；因此，期望位数可以根据中央处理器的测试数据的位数需求预先设定。
中央处理器所需的测试数据，通常为32位或64位等较大位数数据，而地址信息通常为8位、12位或20位等较小位数数据，地址信息的地址位数与期望位数并不匹配，因此，需要对地址信息进行地址位扩展，以使地址信息的地址位数与期望位数一致；例如，根据期望位数，在各地址信息的后端通过添加一定数量的位数且各新添加位数的数值均为1，确保地址位数与期望位数一致，且各地址信息彼此不同；例如，地址位数为20位，期望位数为32位，则在各地址信息的后端，用一个12位且各位均为1的二进制数补全，确保每个地址信息的地址位数均为32位。
可选的，在本发明实施例中，所述根据期望位数，对所述地址信息进行地址位扩展，以使所述地址信息的地址位数与所述期望位数一致，包括：根据期望位数，对所述地址信息的地址位进行交织处理和/或插值处理，以使所述地址信息的地址位数与所述期望位数一致。插值，即在地址信息的各地址位之间插入新的地址位；交织，则是交换地址信息中各地址位的位置；根据交织规则和/或插值规则进行地址信息扩展后，可以获取到区别较大的扩展地址信息，进而通过扩展地址信息获取数据生成结果时，保证各数据生成结果的数值差别较大，从而保证测试数据在数值上的多样性和差异性，以充分调动中央处理器的运算功能，尤其对于相邻的地址信息，各地址位中可能仅有一个地址位不同，但经过交织处理和/或插值处理后，获取到的扩展地址信息区别较大，进而保证了各测试数据之间的数值差异性。
s120、通过至少一个数据处理模块，根据扩展后的地址信息，进行数据生成，并获取数据生成结果。
数据处理模块是将扩展后的地址信息中的全部地址位数或部分地址位数，作为待处理数据，针对待处理数据进行数值运算，获取到的数据生成结果的位数与待处理数据的位数相同；例如，数据处理模块为一个减数固定的减法模块，即对每个输入数据，均进行减法运算，减去固定数值，获取输出结果；当输出结果的位数不足时，可以以数值“0”在输出结果的后端进行补位，使得输出结果的位数与上述待处理数据的位数相同，因此，对于每个地址信息，均可以获取到固定的输出数据，保证多次调用同一个地址信息时，均获取到相同的输出数据。
可选的，在本发明实施例中，所述通过至少一个数据处理模块，根据扩展后的地址信息，进行数据生成，并获取数据生成结果，包括：通过至少一个数据处理模块，根据扩展后的地址信息，调整所述扩展后的地址信息中0与1的占比，和/或调整所述扩展后的地址信息与其它扩展后的地址信息间的数据相似度，并获取数据调整结果；所述根据所述至少一个数据处理模块的数据生成结果，获取期望位数的测试数据，并将所述测试数据发送给所述中央处理器，包括：根据所述至少一个数据处理模块的数据调整结果，获取期望位数的测试数据，并将所述测试数据发送给所述中央处理器。为了确保中央处理器在进行数据运算时具备足够的逻辑翻转，需要确保生成的测试数据足够混乱，例如，调整扩展后的地址信息中0和1的占比，使得生成的测试数据有足够的0与1的比例，避免数据位全为0或全为1的现象发生；同时，还可以调整不同的地址信息对应的扩展后的地址信息之间数据的相似性，确保不同的地址信息获取到的数据相差较大，避免数据之间过于相似，无法有效测试中央处理器的运算能力。
可选的，在本发明实施例中，所述数据处理模块包括循环冗余校验模块和/或哈希模块。循环冗余校验(cyclicredundancycheck，crc)，是将需要校验的数据与多项式进行循环异或的过程，是一种根据获取到的数据产生固定位数数据的编码技术；哈希(hash)，是将任意长度的输入(即预映射pre-image)通过散列算法变换成固定长度的输出值(即散列值)的过程。通过循环冗余校验算法模块和/或哈希算法模块进行数据处理后，可以确保不同的地址信息对应的测试数据之间数值存在极大差异，且保证测试数据中0和1的所占比例适中，防止0和1中一方的出现次数远多于另一方的出现次数，保证测试数据的复杂性，进而充分调动中央处理器的运算功能。
可选的，在本发明实施例中，所述数据处理模块的数量与所述期望位数相关。不同的数据处理模块，对输入数据的位数需求不同，因此，数据处理模块的数量与期望位数相关；以上述技术方案中的crc算法模块为例，crc算法模块可以包括crc8(即8位运算的crc模块，输入数据为8位，输出数据也为8位)、crc16和/或crc32，如果期望位数为32位，则分别需要4个crc8模块、2个crc16模块或1个crc32进行数据生成处理，还可以使用2个crc8模块和1个crc16模块的组合进行数据生成处理；在本发明实施例中，对数据处理模块的类型和数量均不作具体限定。
可选的，在本发明实施例中，在通过至少一个数据处理模块，根据扩展后的地址信息，进行数据生成，并获取数据生成结果前，还包括：根据多个数据处理模块的输入位数需求，对扩展后的地址信息进行分割，并将分割后的地址信息依次发送至各所述数据处理模块。如图1e所示，位数为20位的地址信息，经过地址位扩展后，扩展为32位的地址信息，将上述32位的地址信息，分别输入至4个crc8中，并通过上述4个crc8分别获取8位的输出数据。
可选的，在本发明实施例中，所述通过至少一个数据处理模块，根据扩展后的地址信息，进行数据生成，并获取数据生成结果，包括：将所述数据处理模块中各数位的初始计数值，修改为当前数位之前所有数位的初始计数值与当前数位的初始计数值的乘积，并通过所述数据处理模块的并行运算电路，根据扩展后的地址信息和并行运算周期，进行数据生成，并获取数据生成结果。当数据处理模块按地址位依次进行运算时，每一个地址位对应一个运算周期，而中央处理器则在每个运算周期都需要进行数据处理，显然数据处理模块的数据生成周期不符合中央处理器的时序要求，因此，可通过并行运算电路，将多个运算周期的串行计算修改为一个周期的并行运算；以上述技术方案中的crc8为例，每个数位的数值计算是依次进行的，利用上一个数位的计算结果继续进行除法运算，crc8中的8个数位，则需要8个运算周期才可以获取到输出数据，因此，可以通过并行运算电路进行并行计算；具体的，假设8个串行周期的计算中，每个数位的初始计数值(即除数)分别为a至h；由于每个数位的被除数均为上一个数位的运算结果，那么对应的只需要将每个数位的除数修改为当前数位之前所有数位的除数与当前数位的除数的乘积，即每个数位初始计数值分别设定为a、ab、abc、abcd、abcde、abcdef、abcdefg和abcdefgh，即可通过并行运算通过一个运算周期获取各数位的数值，进而组成输出数据，进而与中央处理器的时序保持一致。
可选的，在本发明实施例中，在通过所述数据处理模块的并行运算电路，根据扩展后的地址信息和并行运算周期，进行数据生成，并获取数据生成结果后，包括：重置所述数据处理模块中各数位的初始计数值。初始计数值，即crc模块中各数位的除数值，随着运行周期的更替会进行累加，例如，上述技术方案中，前后输入同样的地址信息时，使用并行运算电路时，第1数位的除数由a变为了a×a，即前次并行运算的结果会影响后次的运算结果，因此，需要在每次运算后，对各数位的初始计数值重置为1，在之后进行下一次运算时，再为各数位重新赋值，例如，为第1数位赋值为a；据此，在多次调用同一地址信息时，获取到的初始计数值均相同，进而确保获取到相同的测试数据，避免初始计数值的变化导致的测试数据发生改变。
s130、根据所述至少一个数据处理模块的数据生成结果，获取期望位数的测试数据，并将所述测试数据发送给所述中央处理器。
当数据处理模块的数量为一个时，将该数据处理模块的输出数据直接作为测试数据；当数据处理模块的数量为多个时，将各数据处理模块的输出数据，按照扩展后地址信息的输入顺序进行组合，获取测试数据；例如，如图1e所示，四个crc8的输出数据依次进行组合，获取测试数据。
在芯片进行晶圆测试和最终测试时，cpu会测试针对cache中数据的命中(hit)和非命中(miss)情况，因此，cpu处理的数据量需要大于等于cache的存储量，以避免cpu处理的数据量过小，全部命中cache中的数据，因此，使用测试专用rom时，即使用真实的rom时，该rom的容量需要大于等于cache的容量；以上述arm的cortex-a系列中央处理器为例，其通常采用l2cache的大小为1mb，因此，若使用测试专用rom，其数据的存储容量应大于等于1mb，不但需要占用较大的芯片面积，耗费较多的晶粒资源，还增加了芯片成本；而通过本发明上述技术方案公开的测试数据的生成方法，仅需要一个或几个数据处理模块(例如，crc模块和/或hash模块)，以及用于地址位扩展的功能单元即可实现测试数据的生成，并不需要存储大量的测试数据，所占芯片的面积以及增加的芯片成本均远小于使用真实的rom，且不需要消耗晶粒资源。
本发明实施例中公开的技术方案，在获取到中央处理器发送的地址信息后，通过地址位扩展以及数据生成处理，获取到中央处理器所述的测试数据，使得在进行芯片测试时，节省了测试数据的写入时间，提高了测试效率，降低了测试成本，同时，避免了在芯片中设置测试专用的只读存储器，避免了芯片面积被增加，减少了芯片成本，节省了使用的晶粒资源。
实施例二
图2是本发明实施例二所提供的一种测试数据的生成装置的结构框图，该装置具体包括：地址位扩展模块210、至少一个数据处理模块220和测试数据生成模块230；
地址位扩展模块210，用于当获取到中央处理器发送的地址信息时，根据期望位数，对所述地址信息进行地址位扩展，以使所述地址信息的地址位数与所述期望位数一致；其中，所述期望位数与所述中央处理器相关；
至少一个数据处理模块220，用于根据扩展后的地址信息，进行数据生成，并获取数据生成结果；
测试数据生成模块230，用于根据所述至少一个数据处理模块的数据生成结果，获取期望位数的测试数据，并将所述测试数据发送给所述中央处理器。
本发明实施例中公开的技术方案，在获取到中央处理器发送的地址信息后，通过地址位扩展以及数据生成处理，获取到中央处理器所述的测试数据，使得在进行芯片测试时，节省了测试数据的写入时间，提高了测试效率，降低了测试成本，同时，避免了在芯片中设置测试专用的只读存储器，避免了芯片面积被增加，减少了芯片成本，节省了使用的晶粒资源。
可选的，在上述技术方案的基础上，数据处理模块220，具体通过至少一个数据处理模块，根据扩展后的地址信息，调整所述扩展后的地址信息中0与1的占比，和/或调整所述扩展后的地址信息与其它扩展后的地址信息间的数据相似度，并获取数据调整结果；
测试数据生成模块230，具体用于根据所述至少一个数据处理模块的数据调整结果，获取期望位数的测试数据，并将所述测试数据发送给所述中央处理器。
可选的，在上述技术方案的基础上，数据处理模块220包括循环冗余校验模块和/或哈希模块。
可选的，在上述技术方案的基础上，地址位扩展模块210，具体用于根据期望位数，对所述地址信息的地址位进行交织处理和/或插值处理，以使所述地址信息的地址位数与所述期望位数一致。
可选的，在上述技术方案的基础上，数据处理模块220，具体用于将所述数据处理模块中各数位的初始计数值，修改为当前数位之前所有数位的初始计数值与当前数位的初始计数值的乘积，并通过所述数据处理模块的并行运算电路，根据扩展后的地址信息和并行运算周期，进行数据生成，并获取数据生成结果。
可选的，在上述技术方案的基础上，测试数据的生成装置，还包括：
初始计数值重置模块，用于重置所述数据处理模块中各数位的初始计数值。
可选的，在上述技术方案的基础上，测试数据的生成装置，还包括：
地址信息分割模块，用于根据多个数据处理模块的输入位数需求，对扩展后的地址信息进行分割，并将分割后的地址信息依次发送至各所述数据处理模块。
可选的，在上述技术方案的基础上，所述数据处理模块的数量与所述期望位数相关。
上述装置可执行本发明任意实施例所提供的测试数据的生成方法，具备执行方法相应的功能模块和有益效果。未在本实施例中详尽描述的技术细节，可参见本发明任意实施例提供的方法。
实施例三
图3为本发明实施例三提供的一种芯片的结构示意图。图3示出了适于用来实现本发明实施方式的示例性芯片01的框图。图3显示的芯片01包括芯片管脚03、芯片接口04、静态随机存取存储器05、中央处理器06、高速缓冲存储器07和虚拟只读存储器08；芯片管脚03连接芯片接口04、芯片接口04连接静态随机存取存储器05、静态随机存取存储器05连接中央处理器06、中央处理器06连接虚拟只读存储器08、中央处理器06集成有高速缓冲存储器07或与高速缓冲存储器07连接；
虚拟只读存储器08，用于实现本发明任意实施例提供的测试数据的生成方法。也即：当获取到中央处理器发送的地址信息时，根据期望位数，对所述地址信息进行地址位扩展，以使所述地址信息的地址位数与所述期望位数一致；其中，所述期望位数与所述中央处理器相关；通过至少一个数据处理模块，根据扩展后的地址信息，进行数据生成，并获取数据生成结果；根据所述至少一个数据处理模块的数据生成结果，获取期望位数的测试数据，并将所述测试数据发送给所述中央处理器。
实施例四
本发明实施例四还提供了一种计算机可读存储介质，其上存储有计算机程序，该程序被处理器执行时实现如本发明任意实施例所述的测试数据的生成方法；该方法包括：
当获取到中央处理器发送的地址信息时，根据期望位数，对所述地址信息进行地址位扩展，以使所述地址信息的地址位数与所述期望位数一致；其中，所述期望位数与所述中央处理器相关；
通过至少一个数据处理模块，根据扩展后的地址信息，进行数据生成，并获取数据生成结果；
根据所述至少一个数据处理模块的数据生成结果，获取期望位数的测试数据，并将所述测试数据发送给所述中央处理器。
本发明实施例的计算机存储介质，可以采用一个或多个计算机可读的介质的任意组合。计算机可读介质可以是计算机可读信号介质或者计算机可读存储介质。计算机可读存储介质例如可以是——但不限于——电、磁、光、电磁、红外线、或半导体的系统、装置或器件，或者任意以上的组合。计算机可读存储介质的更具体的例子(非穷举的列表)包括：具有一个或多个导线的电连接、便携式计算机磁盘、硬盘、随机存取存储器(ram)、只读存储器(rom)、可擦式可编程只读存储器(eprom或闪存)、光纤、便携式紧凑磁盘只读存储器(cd-rom)、光存储器件、磁存储器件、或者上述的任意合适的组合。在本文件中，计算机可读存储介质可以是任何包含或存储程序的有形介质，该程序可以被指令执行系统、装置或者器件使用或者与其结合使用。
计算机可读的信号介质可以包括在基带中或者作为载波一部分传播的数据信号，其中承载了计算机可读的程序代码。这种传播的数据信号可以采用多种形式，包括但不限于电磁信号、光信号或上述的任意合适的组合。计算机可读的信号介质还可以是计算机可读存储介质以外的任何计算机可读介质，该计算机可读介质可以发送、传播或者传输用于由指令执行系统、装置或者器件使用或者与其结合使用的程序。
计算机可读介质上包含的程序代码可以用任何适当的介质传输，包括——但不限于无线、电线、光缆、rf等等，或者上述的任意合适的组合。
可以以一种或多种程序设计语言或其组合来编写用于执行本发明操作的计算机程序代码，所述程序设计语言包括面向对象的程序设计语言—诸如java、smalltalk、c ，还包括常规的过程式程序设计语言—诸如“c”语言或类似的程序设计语言。程序代码可以完全地在用户计算机上执行、部分地在用户计算机上执行、作为一个独立的软件包执行、部分在用户计算机上部分在远程计算机上执行、或者完全在远程计算机或服务器上执行。在涉及远程计算机的情形中，远程计算机可以通过任意种类的网络——包括局域网(lan)或广域网(wan)—连接到用户计算机，或者，可以连接到外部计算机(例如利用因特网服务提供商来通过因特网连接)。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。
1.一种测试数据的生成方法，其特征在于，应用于芯片中，包括：
当获取到中央处理器发送的地址信息时，根据期望位数，对所述地址信息进行地址位扩展，以使所述地址信息的地址位数与所述期望位数一致；其中，所述期望位数与所述中央处理器相关；
通过至少一个数据处理模块，根据扩展后的地址信息，进行数据生成，并获取数据生成结果；
根据所述至少一个数据处理模块的数据生成结果，获取期望位数的测试数据，并将所述测试数据发送给所述中央处理器。
2.根据权利要求1所述的方法，其特征在于，所述通过至少一个数据处理模块，根据扩展后的地址信息，进行数据生成，并获取数据生成结果，包括：
通过至少一个数据处理模块，根据扩展后的地址信息，调整所述扩展后的地址信息中0与1的占比，和/或调整所述扩展后的地址信息与其它扩展后的地址信息间的数据相似度，并获取数据调整结果；
所述根据所述至少一个数据处理模块的数据生成结果，获取期望位数的测试数据，并将所述测试数据发送给所述中央处理器，包括：
根据所述至少一个数据处理模块的数据调整结果，获取期望位数的测试数据，并将所述测试数据发送给所述中央处理器。
3.根据权利要求1所述的方法，其特征在于，所述数据处理模块包括循环冗余校验模块和/或哈希模块。
4.根据权利要求1-3中任一所述的方法，其特征在于，所述根据期望位数，对所述地址信息进行地址位扩展，以使所述地址信息的地址位数与所述期望位数一致，包括：
根据期望位数，对所述地址信息的地址位进行交织处理和/或插值处理，以使所述地址信息的地址位数与所述期望位数一致。
5.根据权利要求1或3所述的方法，其特征在于，所述通过至少一个数据处理模块，根据扩展后的地址信息，进行数据生成，并获取数据生成结果，包括：
将所述数据处理模块中各数位的初始计数值，修改为当前数位之前所有数位的初始计数值与当前数位的初始计数值的乘积，并通过所述数据处理模块的并行运算电路，根据扩展后的地址信息和并行运算周期，进行数据生成，并获取数据生成结果。
6.根据权利要求5所述的方法，其特征在于，在通过所述数据处理模块的并行运算电路，根据扩展后的地址信息和并行运算周期，进行数据生成，并获取数据生成结果后，包括：
重置所述数据处理模块中各数位的初始计数值。
7.根据权利要求1所述的方法，其特征在于，在通过至少一个数据处理模块，根据扩展后的地址信息，进行数据生成，并获取数据生成结果前，还包括：
根据多个数据处理模块的输入位数需求，对扩展后的地址信息进行分割，并将分割后的地址信息依次发送至各所述数据处理模块。
8.根据权利要求1所述的方法，其特征在于，所述数据处理模块的数量与所述期望位数相关。
9.一种测试数据的生成装置，其特征在于，包括：
地址位扩展模块，用于当获取到中央处理器发送的地址信息时，根据期望位数，对所述地址信息进行地址位扩展，以使所述地址信息的地址位数与所述期望位数一致；其中，所述期望位数与所述中央处理器相关；
至少一个数据处理模块，用于根据扩展后的地址信息，进行数据生成，并获取数据生成结果；
测试数据生成模块，用于根据所述至少一个数据处理模块的数据生成结果，获取期望位数的测试数据，并将所述测试数据发送给所述中央处理器。
10.一种芯片，其特征在于，所述芯片包括：
芯片管脚、芯片接口、静态随机存取存储器、中央处理器、高速缓冲存储器和虚拟只读存储器；所述虚拟只读存储器用于实现如权利要求1-8中任一所述的测试数据的生成方法。
11.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，该程序被处理器执行时实现如权利要求1-8中任一所述的测试数据的生成方法。
技术总结