本发明实施例涉及移位寄存器技术领域，尤其涉及一种移位寄存器、显示面板。
背景技术：
移位寄存器能够将输入信号移位后进行输出，在现代电子电路，如移位寄存器在显示面板中能够为显示面板提供所需要的扫描信号，在显示面板中有着重要的应用。
然而，现有的显示面板多脉冲的扫描信号，现有的移位寄存器仅能够输出单一脉冲的扫描信号，限制了移位寄存器的进一步应用。
技术实现要素：
本发明提供一种移位寄存器、显示面板，以使得移位寄存器能够输出多脉冲的扫描信号。
第一方面，本发明实施例提供了一种移位寄存器，所述移位寄存器包括：输出调节模块，所述输出调节模块的第一输入端输入第一时钟信号，所述输出调节模块的第二输入端输入第一电源信号，所述输出调节模块用于根据其第一控制节点和第二控制节点上的信号调节所述移位寄存器输出所述第一时钟信号或所述第一电源信号；触发写入模块，所述触发写入模块用于根据其控制端的时钟信号将触发信号写入所述第二控制节点；节点调节模块，所述节点调节模块用于调节所述第一控制节点上的信号，所述节点调节模块包括电源引入子模块和第一调节子模块；所述电源引入子模块用于根据第二时钟信号将所述第一电源信号引至所述第一调节子模块的控制端；所述第一调节子模块用于根据其自身控制端的信号调节所述第一控制节点上的信号。
可选地，所述触发写入模块包括：第一触发写入子模块，所述第一触发写入子模块连接于所述触发写入模块的输入端与输出端之间，所述第一触发写入子模块的控制端接入所述第一时钟信号；和/或，所述触发写入模块包括第二触发写入子模块，所述第二触发写入子模块连接于所述触发写入模块的输入端与输出端之间，所述第二触发写入子模块的控制端接入所述第二时钟信号。
可选地，所述触发写入模块包括所述第一触发写入子模块及所述第二触发写入子模块，所述第一触发写入子模块与所述第二触发写入子模块串接于所述触发写入模块的输入端与输出端之间；所述第一时钟信号包括用于将所述第一触发写入子模块导通的第一导通脉冲，所述第二时钟信号包括用于将所述第二触发写入子模块导通的第二导通脉冲，所述第一导通脉冲与所述第二导通脉冲至少部分交叠。
可选地，所述移位寄存器还包括：第二调节子模块，所述第二调节子模块的控制端与所述第二控制节点电连接，所述第二调节子模块的第一端接入第二电源信号或所述第一时钟信号，所述第二调节子模块的第二端与所述第一控制节点电连接。
可选地，所述第一调节子模块的第一端接入第三时钟信号，所述第一调节子模块的第二端与所述第一控制节点电连接；所述移位寄存器还包括：第三调节子模块和第一存储模块；所述第三调节子模块的输入端接入第二电源信号，所述第三调节子模块的第一控制端与所述第一调节子模块的控制端电连接，所述第三调节子模块的第二控制端与所述第二控制节点电连接，所述第三调节子模块的第一输出端与所述第一存储模块的第一端电连接，所述第三调节子模块的第二输出端与所述第一调节子模块的第一端电连接；所述第三调节子模块用于为所述第一存储模块提供所述第二电源信号以及为所述第一调节子模块提供第三时钟信号。
可选地，所述移位寄存器还包括：第一保持模块，所述第一保持模块的第一端与所述第二控制节点电连接，所述第一保持模块的第二端接入第三时钟信号。
可选地，所述输出调节模块包括：第一输出模块，所述第一输出模块的控制端与所述第一控制节点电连接，所述第一输出模块的第一端接入所述第一时钟信号；第二输出模块，所述第二输出模块的控制端与所述第二控制节点电连接，所述第二输出模块的第一端接入所述第一电源信号，所述第二输出模块的第二端与所述第一输出模块的第二端短接后用于输出所述移位寄存器的输出信号。
可选地，所述电源引入子模块的控制端接入第二时钟信号，所述电源引入子模块的第一端接入所述第一电源信号，所述电源引入子模块的第二端与所述第一调节子模块的控制端电连接；所述节点调节模块还包括：第二保持子模块，所述第二保持子模块的第一端与所述第一调节子模块的控制端电连接，所述第二保持子模块的第二端与所述第一控制节点电连接。
可选地，所述移位寄存器还包括：时钟写入模块，所述时钟写入模块的控制端与所述第二控制节点电连接，所述时钟写入模块的第一端接入第二时钟信号，所述时钟写入模块的第二端与所述第一调节子模块的控制端电连接。
第二方面，本发明实施例还提供了一种显示面板，包括位于所述显示面板非显示区的至少一个栅极驱动电路，所述栅极驱动电路包括多个级联的如第一方面所述的移位寄存器。
本发明本实施例的技术方案，采用的移位寄存器包括输出调节模块，输出调节模块的第一端输入第一时钟信号，输出调节模块的第二端输入第一电源信号，输出调节模块用于根据其第一控制节点和第二控制节点上的信号调节移位寄存器输出第一时钟信号或第一电源信号；触发写入模块，触发写入模块用于根据其控制端的时钟信号将触发信号写入第二控制节点；节点调节模块，节点调节模块用于调节第一控制节点上的信号，节点调节模块包括电源引入子模块和第一调节子模块；电源引入子模块用于根据第二时钟信号将第一电源信号引至第一调节子模块的控制端；第一调节子模块用于根据其自身控制端的信号调节第一控制节点上的信号。通过触发写入模块、电源引入子模块以及第一调节子模块的协同控制，能够使得移位寄存器的输出信号在某些时刻输出第一时钟信号，在某些时刻输出第一电源信号，进而使得移位寄存器在一帧内能够输出包含多个脉冲的输出信号，也即移位寄存器能够输出多脉冲的扫描信号。
附图说明
图1为本发明实施例提供的一种移位寄存器的电路结构示意图；
图2为本发明实施例提供的又一种移位寄存器的电路结构示意图；
图3为本发明实施例提供的又一种移位寄存器的电路结构示意图；
图4为本发明实施例提供的又一种移位寄存器的电路结构示意图；
图5为本发明实施例提供的又一种移位寄存器的电路结构示意图；
图6为本发明实施例提供的一种移位寄存器的时序图；
图7为本发明实施例提供的一种显示面板的结构示意图；
图8为图7的时序图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
图1为本发明实施例提供的一种移位寄存器的电路结构示意图，参考图1，移位寄存器包括：输出调节模块101，输出调节模块101的第一端输入第一时钟信号clk1，输出调节模块101的第二端输入第一电源信号vgl，输出调节模块101用于根据其第一控制节点n1和第二控制节点n2上的信号调节移位寄存器输出第一时钟信号或第一电源信号；触发写入模块102，触发写入模块102用于根据其控制端的时钟信号将触发信号写入第二控制节点n2；节点调节模块，节点调节模块用于调节第一控制节点n1上的信号，节点调节模块包括电源引入子模块103和第一调节子模块104；电源引入子模块103用于根据第二时钟信号clk2将第一电源信号vgl引至第一调节子模块104的控制端；第一调节子模块104用于根据其自身控制端的信号调节第一控制节点n1上的信号。且可通过控制第一时钟信号clk1的占空比以及触发信号in有效信号(本实施例例如可以是高电平)来控制扫描信号在一帧内包含的脉冲个数。
具体地，输出调节模块101可根据第一控制节点n1上的控制信号(例如低电平时有效)控制移位寄存器的输出信号out为第一时钟信号clk1，并且可以根据第二控制节点n2上的控制信号(例如低电平时有效)控制移位寄存器的输出信号out为第一电源信号vgl，第一电源信号vgl可以是低电平；电源引入子模块103可为低电平导通，其第一端接入第一电源信号vgl，控制端接入第二时钟信号clk2，第二端与第一调节子模块104的控制端电连接，当电源引入子模块103导通时，第一调节子模块104的控制端接入第一电源信号vgl，使得第一调节子模块104导通；第一调节子模块104的第一端接入第三时钟信号clk3，第二端与第一控制节点n1电连接，当第一调节子模块104导通时，调节第一控制节点n1上的电位，进而使得输出调节模块101的输出信号out输出第一时钟信号clk1；触发写入模块102的第一端输入触发信号in，控制端接入第一时钟信号clk1和/或第二时钟信号clk2，第二端与第二控制节点n2电连接，通过第一时钟信号clk1和/或第二时钟信号clk2的控制作用导通，进而控制第二控制节点n2上的电位；也即通过触发写入模块102、电源引入子模块103以及第一调节子模块104的协同控制，能够使得移位寄存器的输出信号out在某些时刻输出第一时钟信号clk1，在某些时刻输出第一电源信号vgl，进而使得移位寄存器在一个周期(即一帧内)能够输出包含多个脉冲的输出信号，也即移位寄存器能够输出多脉冲的扫描信号。
本实施例的技术方案，采用的移位寄存器包括输出调节模块，输出调节模块的第一端输入第一时钟信号，输出调节模块的第二端输入第一电源信号，输出调节模块用于根据其第一控制节点和第二控制节点上的信号调节移位寄存器输出第一时钟信号或第一电源信号；触发写入模块，触发写入模块用于根据其控制端的时钟信号将触发信号写入第二控制节点；节点调节模块，节点调节模块用于调节第一控制节点上的信号，节点调节模块包括电源引入子模块和第一调节子模块；电源引入子模块用于根据第二时钟信号将第一电源信号引至第一调节子模块的控制端；第一调节子模块用于根据其自身控制端的信号调节第一控制节点上的信号。通过触发写入模块、电源引入子模块以及第一调节子模块的协同控制，能够使得移位寄存器的输出信号在某些时刻输出第一时钟信号，在某些时刻输出第一电源信号，进而使得移位寄存器在一帧内能够输出包含多个脉冲的输出信号，也即移位寄存器能够输出多脉冲的扫描信号。
可选地，图2为本发明实施例提供的又一种移位寄存器的电路结构示意图，参考图2，触发写入模块102包括：第一触发写入子模块1021，第一触发写入子模块1021连接于触发写入模块102的输入端与输出端之间，触发写入子模块102的控制端接入第一时钟信号clk1；和/或，触发写入模块102包括第二触发写入子模块1022，第二触发写入子模块1022连接于触发写入模块102的输入端与输出端之间，第二触发写入子模块1022的控制端接入第二时钟信号clk2。
具体地，第一触发写入子模块能够在其控制端接入的第一时钟信号clk1的控制下将其第一端和第二端导通或关断，第二触发写入子模块1022能够在其控制端接入的第二时钟信号clk2的控制下将其第一端和第二端导通或关断；触发写入模块102可包括第一触发写入子模块1021和第二触发写入子模块1022中的至少一个，当触发写入模块102包括第一触发写入子模块1021和第二触发写入子模块1022时，第一触发写入子模块1021和第二触发写入子模块1022可以串联或者并联；
优选地，第一触发写入子模块和第二触发写入子模块可串接于触发写入模块102的输入端与输出端之间，且此时由于需要第一触发写入子模块1021与第二触发写入子模块1022之间同时导通时才能够将触发写入模块的输入端与输出端之间导通，因而可设置第一时钟信号包括用于将第一触发写入子模块导通的第一导通脉冲，设置第二时钟信号包括用于将第二触发写入子模块导通的第二导通脉冲，第一导通脉冲与第二导通脉冲至少部分交叠。本实施例中对第一触发写入子模块1021和第二触发写入子模块1022的位置关系不做具体限定，如图2中示例性地将第一触发写入子模块1021与触发写入模块102的输入端电连接，在其他一些实施方式中，也可设置第二触发写入子模块1022与触发写入模块102的输入端电连接。通过设置触发写入模块102包括串联的第一触发写入子模块1021及第二触发写入子模块1022，能够增加触发写入模块的电阻，减小漏电流。
可选地，图3为本发明实施例提供的又一种移位寄存器的电路结构示意图，参考图3，移位寄存器还包括：第二调节子模块105，第二调节子模块105的控制端与第二控制节点n2电连接，第二调节子模块105的第一端接入第二电源信号vgh或第一时钟信号，第二调节子模块105的第二端与第一控制节点n1电连接。
具体地，第二控制节点n2可通过第二调节子模块105反馈控制第一控制节点n1，在第二控制节点n2为低电平，也即输出调节模块101输出第一电源信号vgl时，第二调节子模块105导通；第二电源信号vgh可为高电平，若第二调节子模块105的第一端接入第二电源信号vgh，则此时第一控制节点n1上为高电平，进一步避免移位寄存器输出第一时钟信号clk1；而若第二调节子模块105的第一端接入第一时钟信号clk1，当第一时钟信号clk1为低电平时，虽然第一控制节点n1为低电平，但是由于此时第一时钟信号clk1为低电平，因而移位寄存器的输出端也输出低电平，而当第一时钟信号clk1为高电平时，第一控制节点n1高电平，也即移位寄存器此时不会输出高电平。在本实施例中，若第二调节子模块105的第一端输入第二电源信号vgh，可减少输出调节模块的第一输入端与输出端之间的导通次数，延长使用时间；若第二调节子模块的第一端接入第一时钟信号clk1，由于此时第二调节子模块的第一端的电位经常变化，可避免长时间偏置导致的迟滞效应。
示例性地，图4为本发明实施例提供的又一种移位寄存器的电路结构示意图，参考图4，输出调节模块101可包括：第一输出模块1011，第一输出模块1011的控制端与第一控制节点n1电连接，第一输出模块1011的第一端接入第一时钟信号clk1；第二输出模块1012，第二输出模块1012的控制端与第二控制节点n2电连接，第二输出模块1012的第一端接入第一电源信号vgl，第二输出模块1012的第二端与第一输出模块1011的第二端短接后用于输出移位寄存器的输出信号。
具体地，第一输出模块1011和第二输出模块1012均可为晶体管，例如第一输出模块1011可为第一晶体管m1，第二输出模块1012可为第二晶体管m2，第一晶体管m1和第二晶体管m2均可采用p型晶体管或n型晶体管，本实施例以第一输出模块1011和第二输出模块1012均为p型晶体管为例，当第一控制节点n1接收低电平时，第一晶体管m1打开，使得移位寄存器输出第一时钟信号clk1；而当第二控制节点n2接收低电平时，第二晶体管m2打开，使得移位寄存器输出第二电源信号vgh。
示例性地，第一触发写入子模块1021和第二触发写入子模块1022均可为晶体管，例如第一触发写入子模块1021可为第三晶体管m3，第二触发写入子模块1022可为第四晶体管m4，且均可为p型晶体管或n型晶体管，优选地第三晶体管m3和第四晶体管m4均为p型晶体管。电源引入子模块103可为第五晶体管m5，第一调节子模块104可为第六晶体管m6，第五晶体管m5和第六晶体管m6均可为p型晶体管或n型晶体管，优选地均为p型晶体管；第二调节子模块105可为第七晶体管m7，第七晶体管m7可为p型晶体管或n型晶体管，优选为p型晶体管。
可选地，继续参考图4，移位寄存器还包括：第三调节子模块和第一存储模块1081；第三调节子模块的输入端接入第二电源信号vgh，第三调节子模块的第一控制端与第一调节子模块104的控制端电连接，第三调节子模块的第二控制端与第二控制节点n2电连接，第二调节子模块的第二输出端与第一调节子模块的第一端电连接；第三调节子模块用于为第一存储模块1081提供第二电源信号vgh以及为第一调节子模块提供第三时钟信号clk3。
具体地，在本实施例中，第二时钟信号clk2和第三时钟信号clk3可为时序相反的信号，可以理解的是，第二时钟信号clk2和第三时钟信号clk3还可具有一定的时间裕量；在本实施例中，第一存储模块1081可为第一电容c1，第三调节子模块可包括第一开关模块106和第二开关模块107，第一开关模块106和第二开关模块107均可为p型晶体管或n型晶体管，例如第一开关模块为p型的第八晶体管m8，第二开关模块为p型的第九晶体管m9；第八晶体管m8的第一端作为第三调节子模块的输入端，第八晶体管m8的控制端作为第三调节子模块的第一控制端，第八晶体管m8的第二端作为第三调节子模块的第一输出端；第九晶体管m9的第一端与第八晶体管m8的第二端电连接，第九晶体管m9的控制端作为第三调节子模块的第二控制端，第九晶体管m9的第二端作为第三调节子模块的第二输出端。在本实施例中，将第一存储模块1081的第一端与第三调节子模块电连接，当第三时钟信号clk3跳变时，跳变信号不会耦合至移位寄存器的输出端，从而能够提高移位寄存器的稳定性。
可选地，图5为本发明实施例提供的又一种移位寄存器的电路结构示意图，与图4中所示结构不同的是，在图5所示的移位寄存器中，第九晶体管m9的第二端与第二控制节点电连接，第九晶体管m9的控制端接入第三控制信号clk3，且还包括第一保持模块1082，第一保持模块1082的第一端与第二控制节点电连接，第一保持模块1082的第二端接入第三时钟信号。
具体地，在本实施例中，第八晶体管m8和第九晶体管m9可作为第一控制节点n1反馈控制第二控制节点n2的控制通路，当第一控制节点n1为低电平时，控制第八晶体管m8导通，同时第三时钟信号clk3控制第九晶体管m9导通或关断，并通过第一保持模块1082的配合作用，使得第二晶体管m2的控制端保持高电平，也即保持关断，避免移位寄存器输出第一电源信号vgl。
可选地，继续参考图4和图5，电源引入子模块103的控制端接入第二时钟信号clk2，电源引入子模块103的第一端接入第一电源信号vgl，电源引入子模块103的第二端与第一调节子模块104的控制端电连接；节点调节模块还包括：第二保持子模块109，第二保持子模块109的第一端与第一调节子模块104的控制端电连接，第二保持子模块109的第二端与第一控制节点电连接。
具体地，第二保持子模块109可为第二电容c2，第二电容c2能够保持第一调节子模块104控制端的电位，使其保持开启或关断，进而能够提高移位寄存器输出信号的稳定性。
可选地，继续参考图4和图5，移位寄存器还包括：时钟写入模块110，时钟写入模块110的控制端与第二控制节点电连接，时钟写入模块110的第一端接入第二时钟信号clk2，时钟写入模块110的第二端与第一调节子模块的控制端电连接。
具体地，时钟写入模块110可用于在第二时钟信号clk2为高电平，触发信号in为低电平时导通，将高电平信号输入至第一调节模块的控制端，避免第一调节模块误导通，从而避免第一输出模块1011误导通，进一步提高移位寄存器工作的稳定性。时钟写入模块例如可以是第十晶体管m10，第十晶体管m10例如可以是p型晶体管或n型晶体管，优选为双栅结构的p型晶体管。
可选地，移位寄存器还可包括第三电容c3，第三电容c3的第一端接入第一时钟信号clk1，第三电容c3的第二端与第一控制节点电连接。
第三电容c3可采用电容，以维持第一控制节点n1上的电位，以使得第一调节模块104关断时，第一输出模块1011的控制端能够维持为低电平，从而保证移位寄存器正常输出第一时钟信号clk1。
可选地，继续参考图4和图5，移位寄存器还可包括第十一晶体管m11、第十二晶体管m12、第十三晶体管m13、第十五晶体管m15和第十六晶体管m16中的一个或多个；第十一晶体管m11、第十二晶体管m12、第十三晶体管m13、第十五晶体管m15和第十六晶体管m16均为常开晶体管，可用于阻隔电流，以减小移位寄存器的漏电流，进一步提高稳定性。
可选地，移位寄存器还可包括第十四晶体管m16，第十四晶体管m16连接于第一控制节点与第一调节子模块的第二端之间，用于将第二电容c2与第一晶体管m1之间的隔离，避免第三时钟信号clk3为高电平时第二电容c2上的信号对第一晶体管m1控制端上信号的影响，进一步提高移位寄存器工作的稳定性。
示例性地，图6为本发明实施例提供的一种移位寄存器的时序图，其可对应于图4或图5中所示的移位寄存器，如图6所示，
在第一时间段t1，触发信号in为低电平，第一时钟信号clk1与第三时钟信号clk3同时低电位时，第二晶体管m2开启，移位寄存器输出第一电源信号vgl；待触发信号in为高电平时，高电平写入第二晶体管m2控制端，移位寄存器无输出，此时移位寄存器的输出端由显示面板显示区的负载电容保持低电平，且此时第十晶体管m10关闭，第六晶体管m6的控制端存储低电位；
在第二时间段t2：第三时钟信号clk3由高电位到低电位，第三时钟信号clk3的低电位写入第一晶体管m1的控制极，输出信号out开始输出第一时钟信号clk1，需要说明的是，第一时钟信号clk1从高电位到低电位或者从低电位到高电位，输出信号out都跟随第一时钟信号clk1输出；
在第三时间段t3，触发信号in为低电平，并已提前写到第二晶体管m2的控制端，第三时钟信号clk3由高电平到低电平使第二晶体管m2输出低电平。由此，实现了在一帧时间内输出多脉冲的扫描信号s1。扫描信号s1可通过级联的移位寄存器实现移位。
本发明实施例还提供了一种显示面板，如图7所示，图7为本发明实施例提供的一种显示面板的结构示意图，显示面板100包括位于非显示区naa的至少一个栅极驱动电路，图7示例性地示出了一个栅极驱动电路，每个栅极驱动电路包括多个级联的如发明任意实施例提供的移位寄存器100，因此本发明提供的显示面板具有上述有益效果，在此不再赘述，每个移位寄存器100的输出端与显示面板中对应的扫描信号线260电连接。每个移位寄存器100的输出信号传输至显示面板中对应的扫描信号线260，位于显示区1的像素单元1在对应的扫描信号线260传输的扫描信号，以及对应的数据信号线传输的数据信号控制下发光。示例性地，图8为图7的时序图，结合图7和图8，显示面板还可包括多条时钟信号线，如第一时钟信号线210，第二时钟信号线220，第三时钟信号线230以及第四时钟信号线240，显示面板还可包括触发输入信号线250，触发输入信号线250用于输入触发信号in，第一时钟信号线用于输入第一时钟信号clk1，第二时钟信号线用于输入第二时钟信号clk2，第三时钟信号线用于输入第三时钟信号clk3，第四时钟信号线用于输入第四时钟信号clk4，其中，如图8所示，第一时钟信号clk1和第二时钟信号clk2可为反相的时钟信号，第三时钟信号clk3和第四时钟信号clk4可为相反的时钟信号；移位寄存器100包括第一时钟信号输入端clk01、第二时钟信号输入端clk02以及第三时钟信号输入端clk03，分别用于输入第一时钟信号clk1，第二时钟信号clk2及第三时钟信号clk3，在本实施例中，可设置偶数级移位寄存器的第一时钟信号输入端clk01与第一时钟信号线210电连接，偶数级移位寄存器的第二时钟信号输入端clk02与第二时钟信号线220电连接，偶数级移位寄存器的第三时钟信号输入端clk03与第三时钟信号线230电连接，奇数级移位寄存器的第一时钟信号输入端clk01与第二时钟信号线220电连接，奇数级移位寄存器的第二时钟信号输入端clk02与第一时钟信号线210电连接，奇数级移位寄存器的第三时钟信号输入端clk03与第四时钟信号线240电连接，实现移位寄存器输出信号(第一级移位寄存器输出信号s1、第二级移位寄存器输出信号s2、第三级移位寄存器输出信号s3及第四级移位寄存器输出信号s4)的逐级移位输出。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。
1.一种移位寄存器，其特征在于，所述移位寄存器包括：
输出调节模块，所述输出调节模块的第一输入端输入第一时钟信号，所述输出调节模块的第二输入端输入第一电源信号，所述输出调节模块用于根据其第一控制节点和第二控制节点上的信号调节所述移位寄存器输出所述第一时钟信号或所述第一电源信号；
触发写入模块，所述触发写入模块用于根据其控制端的时钟信号将触发信号写入所述第二控制节点；
节点调节模块，所述节点调节模块用于调节所述第一控制节点上的信号，所述节点调节模块包括电源引入子模块和第一调节子模块；
所述电源引入子模块用于根据第二时钟信号将所述第一电源信号引至所述第一调节子模块的控制端；
所述第一调节子模块用于根据其自身控制端的信号调节所述第一控制节点上的信号。
2.根据权利要求1所述的移位寄存器，其特征在于，所述触发写入模块包括：
第一触发写入子模块，所述第一触发写入子模块连接于所述触发写入模块的输入端与输出端之间，所述第一触发写入子模块的控制端接入所述第一时钟信号；和/或，
所述触发写入模块包括第二触发写入子模块，所述第二触发写入子模块连接于所述触发写入模块的输入端与输出端之间，所述第二触发写入子模块的控制端接入所述第二时钟信号。
3.根据权利要求2所述的移位寄存器，其特征在于，所述触发写入模块包括所述第一触发写入子模块及所述第二触发写入子模块，所述第一触发写入子模块与所述第二触发写入子模块串接于所述触发写入模块的输入端与输出端之间；
所述第一时钟信号包括用于将所述第一触发写入子模块导通的第一导通脉冲，所述第二时钟信号包括用于将所述第二触发写入子模块导通的第二导通脉冲，所述第一导通脉冲与所述第二导通脉冲至少部分交叠。
4.根据权利要求1所述的移位寄存器，其特征在于，所述移位寄存器还包括：
第二调节子模块，所述第二调节子模块的控制端与所述第二控制节点电连接，所述第二调节子模块的第一端接入第二电源信号或所述第一时钟信号，所述第二调节子模块的第二端与所述第一控制节点电连接。
5.根据权利要求1所述的移位寄存器，其特征在于，所述第一调节子模块的第一端接入第三时钟信号，所述第一调节子模块的第二端与所述第一控制节点电连接；
所述移位寄存器还包括：第三调节子模块和第一存储模块；
所述第三调节子模块的输入端接入第二电源信号，所述第三调节子模块的第一控制端与所述第一调节子模块的控制端电连接，所述第三调节子模块的第二控制端与所述第二控制节点电连接，所述第三调节子模块的第一输出端与所述第一存储模块的第一端电连接，所述第三调节子模块的第二输出端与所述第一调节子模块的第一端电连接；
所述第三调节子模块用于为所述第一存储模块提供所述第二电源信号以及为所述第一调节子模块提供第三时钟信号。
6.根据权利要求1所述的移位寄存器，其特征在于，所述移位寄存器还包括：
第一保持模块，所述第一保持模块的第一端与所述第二控制节点电连接，所述第一保持模块的第二端接入第三时钟信号。
7.根据权利要求1所述的移位寄存器，其特征在于，所述输出调节模块包括：
第一输出模块，所述第一输出模块的控制端与所述第一控制节点电连接，所述第一输出模块的第一端接入所述第一时钟信号；
第二输出模块，所述第二输出模块的控制端与所述第二控制节点电连接，所述第二输出模块的第一端接入所述第一电源信号，所述第二输出模块的第二端与所述第一输出模块的第二端短接后用于输出所述移位寄存器的输出信号。
8.根据权利要求1所述的移位寄存器，其特征在于，所述电源引入子模块的控制端接入第二时钟信号，所述电源引入子模块的第一端接入所述第一电源信号，所述电源引入子模块的第二端与所述第一调节子模块的控制端电连接；
所述节点调节模块还包括：
第二保持子模块，所述第二保持子模块的第一端与所述第一调节子模块的控制端电连接，所述第二保持子模块的第二端与所述第一控制节点电连接。
9.根据权利要求1所述的移位寄存器，其特征在于，所述移位寄存器还包括：
时钟写入模块，所述时钟写入模块的控制端与所述第二控制节点电连接，所述时钟写入模块的第一端接入第二时钟信号，所述时钟写入模块的第二端与所述第一调节子模块的控制端电连接。
10.一种显示面板，其特征在于，包括位于所述显示面板非显示区的至少一个栅极驱动电路，所述栅极驱动电路包括多个级联的如权利要求1-9任一项所述的移位寄存器。
技术总结