本公开涉及一种存储器装置，特别是具有电压控制电路的存储器装置。
背景技术：
半导体集成电路(integratedcircuit；ic)工业呈指数成长。在ic材料及ic设计的技术进步产生多个ic世代，每一个ic世代比上一个ic世代有更小及更复杂的电路。在ic发展过程中，功能密度(例如：每一芯片区域的相连元件数量)通常都会增加，而几何尺寸(即工艺可作出的最小部件(或线路))会下降。此微缩过程通常通过增加生产效率及降低相关成本提供了优势。这种微缩还增加了处理和制造ic的复杂性，并且要实现这些进步，需要在ic处理和制造中的相似发展。
举例来说，在存储器装置(例如静态随机存取存储器(staticrandomaccessmemory；sram)装置)中，可能期望将多个sram单元包成一个阵列，以提高阵列效率及/或减小芯片尺寸。然而，较长的sram阵列可能会增加归因于金属挠线(metalrouting)的寄生电阻。举例来说，sram阵列的位元线(bitline；bl)或互补位元线(bitlinebar；blb)信号线可能会产生足够高的寄生电阻，这将导致跨越bl或blb信号线的长度的电压降。在一些情况下，sram阵列末端的sram单元的bl或blb信号线可能经受降低的逻辑高电压或逻辑低电压，这可能会使装置效能恶化。
因此，尽管现有存储器装置通常已足以满足其预期目的，但它们并非在各个方面皆令人满意。
技术实现要素：
本公开提供一种存储器装置。存储器装置包括多个存储器单元的阵列、第一信号线、以及第二电路。存储器单元排列在多个行和多个列中，其中多个列的每一者在俯视中在第一方向上延伸，并且多个行的每一者在俯视中在第二方向上延伸，第二方向不同于第一方向。第一信号线延伸通过多个行中的第一行，其中第一信号线电性耦接至在第一行中的存储器单元，并且第一信号线的第一端部被配置以在存储器装置的第一操作状态期间从第一电路接收逻辑高信号，并且在存储器装置的第二操作状态期间从第一电路接收逻辑低信号。第二电路包括多个晶体管，其中当第一信号线的第一端部被配置以从第一电路接收逻辑低信号时，晶体管被配置以开启或关闭，以将第一信号线的第二端部电性耦接至逻辑低源。
本公开提供一种静态随机存取存储器(sram)装置。静态随机存取存储器装置包括多个静态随机存取存储器单元、位元线(bl)信号线和互补位元线(blb)信号线、以及电压控制电路。位元线(bl)信号线和互补位元线(blb)信号线在俯视中各自延伸通过静态随机存取存储器单元，其中位元线信号线被配置以从位元线信号线的第一端部接收电压vdd或电压vss(后续称vdd或vss)，并且互补位元线信号线被配置以从互补位元线信号线的第一端部接收vdd或vss。电压控制电路，设置在位元线信号线的第二端部和互补位元线信号线的第二端部附近。当位元线信号线的第一端部在静态随机存取存储器装置的写入周期期间接收vss时，电压控制电路开启以将位元线信号线的第二端部电性耦接至vss。当互补位元线信号线的第一端部在静态随机存取存储器装置的写入周期期间接收vss时，电压控制电路开启以将互补位元线信号线的第二端部电性耦接至vss。电压控制电路被配置以在静态随机存取存储器装置的读取周期期间关闭，以断开vss与位元线信号线的第二端部之间的电性连接和vss与互补位元线信号线的第二端部之间的电性连接。
本公开提供一种存储器装置的操作方法。存储器装置的操作方法包括在写入周期中操作存储器装置和在读取周期中操作存储器装置。在写入周期中操作存储器装置包括：将逻辑高信号或逻辑低信号施加至存储器装置的第一信号线的第一端；当逻辑低信号被施加至第一信号线的第一端时，将第一信号线的第二端电性耦接至逻辑低源；以及当逻辑高信号被施加至第一信号线的第一端时，保持第一信号线的第二端电性浮接。在读取周期中操作存储器装置包括：将逻辑高信号或逻辑低信号施加至存储器装置的第一信号线的第一端；以及不管逻辑高信号或逻辑低信号被施加至第一信号线的第一端，第一信号线的第二端保持电性浮接。
附图说明
本公开的观点从后续实施例以及附图可以更佳理解。须知示意图为范例，并且不同特征并无示意于此。不同特征的尺寸可能任意增加或减少以清楚论述。
图1是根据本公开实施利的sram的电路图。
图2是根据本公开实施利的sram装置的电路图。
图3、图4以及图5是根据本公开实施利的sram装置内的电路的示意图。
图6是根据本公开实施利的sram装置的布局的俯视图。
图7是根据本公开实施利的sram单元和图6的sram装置的单元的布局的俯视图。
图8是根据本公开实施利的图6所示的各种信号线或控制信号。
图9是根据本公开实施利的存储器装置的操作方法的流程图。
附图标记说明：
5：静态随机存取存储器单元
pu1、pu2：上拉晶体管
pd1、pd2：下拉晶体管
pg1、pg2：传输闸晶体管
sn1：第一存储节点
snb1：互补第一存储节点
200：静态随机存取存储器装置
r1～r4：列
c1～c4：行
211～214、221～224、231～234、241～244：静态随机存取存储器单元
270：电路
280：路径
290：路径
300：电路
310：低电阻路径
nmos～1、nmos～2、nmos～3、nmos～4、pmos～1、pmos～2、pmos～3、pmos～4：晶体管
400、410：反相器
500：静态随机存取存储器装置
r4～r8：列
510～517、520～527、530～537、540～547：静态随机存取存储器单元
560～563、570～573、580～589、590～599：边缘单元
620～627：连接点
900：方法
910、920：操作
具体实施方式
本公开提供许多不同的实施例或范例以实施本公开的不同特征。以下的公开内容叙述各个构件及其排列方式的特定实施例，以简化说明。当然，这些特定的范例并非用以限定。举例来说，若是本公开叙述了一第一特征形成于一第二特征之上或上方，即表示其可能包含上述第一特征与上述第二特征是直接接触的实施例，亦可能包含了有附加特征形成于上述第一特征与上述第二特征之间，而使上述第一特征与第二特征可能未直接接触的实施例。另外，以下本公开不同实施例可能重复使用相同的参考符号及/或标记。这些重复为了简化与清楚的目的，并非用以限定所讨论的不同实施例及/或结构之间有特定的关系。
此外，其与空间相关用词。例如“在…下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，为了便于描述图示中一个元件或特征与另一个(些)元件或特征之间的关系。除了在附图中示出的方位外，这些空间相关用词意欲包含使用中或操作中的装置的不同方位。除此之外，设备可能被转向不同方位(旋转90度或其他方位)，则在此使用的空间相关词也可依此相同解释。
此外，当数字或数字范围以“约”、“近似”等描述时，该术语旨在涵盖包括所述数量的合理范围内的数量，例如 /-10％内的数值或本技术领域中技术人员理解的其他数值。举例来说，术语“约5nm”包括4.5nm至5.5nm的尺寸范围。
本公开内容针对(但不限于)静态随机存取存储器(sram)装置。sram装置是一种半导体存储器，其使用双稳态锁存电路(例如：触发器)来存储信息的二进制位元(binarybit)。图1显示了单一端口的sram单元(例如：1位元sram单元)5的电路示意图。单一端口的sram单元5包括上拉晶体管pu1、pu2；下拉晶体管pd1、pd2；以及传输闸晶体管pg1、pg2。如电路图所示，上拉晶体管pu1和上拉晶体管pu2是p型晶体管，例如上面讨论的p型finfet，并且传输闸晶体管pg1、传输闸晶体管pg2、下拉晶体管pd1以及下拉晶体管pd2是上面讨论的n型finfet。
上拉晶体管pu1和下拉晶体管pd1的漏极耦接在一起，并且上拉晶体管pu2和下拉晶体管pd2的漏极耦接在一起。上拉晶体管pu1和下拉晶体管pd1与上拉晶体管pu2和下拉晶体管pd2交叉耦合以形成第一数据锁存器。上拉晶体管pu2和下拉晶体管pd2的栅极耦接在一起，并且耦接至上拉晶体管pu1和下拉晶体管pd1的漏极以形成第一存储节点sn1，并且上拉晶体管pu1和下拉晶体管pd1的栅极耦接在一起，并且耦接至上拉晶体管pu2和下拉晶体管pd2的漏极以形成互补第一存储节点snb1。上拉晶体管pu1和pu2的源极耦接至电源电压vdd(也称为vcc)，并且下拉晶体管pd1和pd2的源极耦接至电压vss，其在一些实施例中可以是电性接地。
第一数据锁存器的第一存储节点snl通过传输闸晶体管pgl耦接至位元线(bl)，并且互补第一存储节点snb1通过传输闸晶体管pg2耦接至互补位元线(也称为互补位元线或blb)。第一存储节点sn1和互补第一存储节点snb1是互补节点，其通常在相反的逻辑电平(logiclevel)(逻辑高或逻辑低)。传输闸晶体管pg1和pg2的栅极耦接至字元线(wordline；wl)。
根据本公开的各个方面，可以使用“平面”电晶管器件及/或finfet装置来实现sram装置(例如sram单元5)。在这方面，finfet装置是鳍式场效晶体管装置，其近来在半导体工业中受到欢迎。finfet装置在传统的金属氧化物半导体场效晶体管(metal-oxidesemiconductorfieldeffecttransistor；mosfet)装置(例如：“平面”晶体管装置)的上提供了许多优势。这些优势可能包括更好的芯片面积效率、更高的载子迁移率以及与平面装置的工艺相容的工艺。因此，可期望针对一部分或整个ic芯片使用finfet装置设计集成电路(ic)芯片。
finfet装置可以是互补式金属氧化物半导体(complementarymetal-oxide-semiconductor；cmos)装置，包括p型金属氧化物半导体(p-typemetal-oxide-semiconductor；pmos)finfet装置和n型金属氧化物半导体(n-typemetal-oxide-semiconductor；nmos)finfet装置。应理解可以使用finfet装置来实现以下公开内容的一些方面(例如：sram单元或电压控制电路)，但是应理解除非特别要求，否则本公开不限于finfet装置。finfet装置及其制造在美国专利9,711,533中进行了详细描述，其主题为“对于输入/输出装置和非输入/输出装置具有不同源极/漏极接近度的finfet装置及其制造方法”，于2015年10月16日申请并于2017年7月18日发证，其内容由引用完全并入本文。
图2是根据本公开实施例的sram装置200的简化电路图。作为简化且非限制性的实施例，sram装置200包括由四列(在此处表示为r1至r4)和四行(在此处表示为c1至c4)的sram单元211至214、221至224、231至234以及241至244构成的4×4单元阵列。每一个sram单元可以被实现为图1的sram单元5的实施例。每一个sram单元通过每一个sram单元的传输闸(例如：传输闸晶体管pg1和pg2)电性耦接至个别的字元线(wl)信号线。每一个sram单元还电性耦接至个别的位元线(bl)信号线和个别的互补位元线(blb)信号线。blb信号线是bl信号线的逻辑互补。举例来说，当bl信号线在逻辑高时，blb信号线在逻辑低，反之亦然。在图2的俯视中的wl信号线“水平”延伸，而在图2的俯视中的bl和blb信号线各自“垂直”延伸。wl、bl和blb信号线可以各自使用互连结构的一或多个金属层来实现。在一些实施例中，bl和blb信号线可以形成在与wl信号线不同的金属层中。当然，还可以设想bl和blb信号线可以甚至形成在不同的金属层中，或者不同的wl信号线也可以形成在不同的金属层中。
sram装置200的bl和blb信号线被挠线至(或电性耦接至)电路270。在一些实施例中，电路270位在sram装置200的外部。电路270可以包括多个不同类型的电路，例如用于sram装置200的“写入”驱动电路、感测放大器电路、列/行解码器、移位暂存器，地址产生器(addressgenerator)以及产生各种控制信号的电路。除此之外，电路270将bl信号线设置为vdd(例如：逻辑高)或vss(例如：接地或逻辑低)，并且将blb信号线设置为vss或vdd。
可以使用多层互连结构中的金属线来实现bl和blb信号线。随着持续装置微缩过程，金属线的寄生电阻可能会对装置效能产生不利影响。更详细来说，金属线的寄生电阻基于金属线的长度而变化。随着金属线长度的增加，其寄生电阻也会增加。同样根据欧姆定律(v＝i*r)，电压随着电阻变化。在sram阵列(例如图2所示的sram装置200)的情况下，每一个行c1至c4中的sram单元在其bl和blb信号线上将不会经受相同的电压。
举例来说，对于sram单元的列c3，sram单元234位在最靠近电路270(在其中产生vdd和vss信号)的位置(即在bl和blb的“近端(nearend)”)。如此一来，vdd和vss信号仅需要跨越bl和blb的金属线传播一小段距离即可到达sram单元234。因此，对于sram单元234，由bl和blb的金属线贡献的寄生电阻较小，这导致用于sram单元234的vdd和vss信号中的电压损失较小。换句话说，sram单元234具有到vss的相对低电阻的路径280。由于sram单元224、234以及244的位置与sram单元214相似，因此sram单元224、234以及244可以各自经受与sram单元214相似的相对较小的电压损耗，或者可以说各自具有到vss的低电阻路径。
另一方面，对于sram单元的列c1，sram单元211位在距电路270最远的位置(即在bl和blb的“远端(farend)”)，因此vdd和vss信号在到达sram单元211之前需要跨越bl和blb的金属线传播相对长的距离。因此，由bl和blb的金属线贡献的寄生电阻大得多，这导致用于sram单元211的vdd和vss信号中的电压损失较大。换句话说，sram单元211将具有到vss的相对高电阻的路径290(如果尚未实现本公开的解决方案)。由于sram单元221、231以及241的位置与sram单元211相似，因此sram单元221、231以及241可以各自经受与sram单元211相似的相对较大的电压损耗，或者可以说各自具有到vss的高电阻路径。
当行c1至c4长得多时(例如当它们各自可包含128个或256个sram单元时)，由寄生电阻所引起的这个问题就更加严重。在那些情况下，在行的“远端”的电压损耗可能会实质足以严重降低信号vdd和vss。在vdd的情况下，该影响可能不会对sram器件200的操作造成损害，因为sram装置200的晶体管将在饱和状态(saturationstate)下操作，其中vdd信号的降低不太可能影响sram装置200的预期操作或效能。然而，在vss的情况下，sram的晶体管将不会在饱和状态下操作，并且vss信号的降低会实质上影响sram装置200的操作或效能。举例来说，由寄生电阻引起的电压降会降低某些sram操作参数或准则(criteria)，例如最小操作电压(以下称为vmin或vcc_min)。在一些情况下，vmin的降低可能高达数百毫伏特(mv)，特别是对于行的“远端”的sram单元。如果vmin不满足，则sram单元可能会经受速度及/或写入幅度的下降，或是读取/写入失败、存取失败及/或保留失败。
为了克服由寄生电阻导致的电压降所引起的问题，本公开实施了电路300。电路300可以在sram装置200内实现，并且电性耦接至bl和blb信号线。当将vss施加至“远端”sram单元时，电路300为bl和blb信号线提供另一个低电阻路径。举例来说，sram单元211现在具有到vss的低电阻路径310，并且类似地，sram单元221、231以及241也各自具有到vss的低电阻路径。在此方式中，位在“远端”的sram单元不再遭受由金属线的长度而导致的由过度的寄生电阻所引起的电压下降(voltagedegradation)(例如：vmin)，并因此可以实质上改善装置效能。另外，由电路300提供的到vss的替代路径可以减小bl和blb信号线上的电流(例如减小2倍)。由于由寄生电阻引起的电压下降与电流直接相关(v＝i*r)，因此有助于进一步减少由寄生电阻引起的电压下降。此外，应理解尽管电压下降的改善对位在“远端”的sram单元可能是最明显的，但是sram阵列中的其余sram单元也可以受益于具有这种到vss的替代路径。举例来说，假设将bl或blb实施为具有大抵一致材料和厚度/宽度的金属线，那么对于任何给定行c1至c4中的约一半的sram单元来说，到vss的最低电阻路径是往下到由电路270提供的vss的路径。同时，对于该行中的另一半sram单元来说，到vss的最低电阻路径是往上到由电路300提供的vss的路径。
应理解为每一个行c1至c4实现了电路300的副本(copy)。举例来说，由于此处的sram装置200具有四个行c1至c4，因此为sram器件200实现了电路300的四个副本，每一行一个。如果sram装置200具有x个行，则可以为sram装置200实现电路300的x个副本。然而，出于简化的原因，以下将所有用于行c1至c4的电路统称为电路300。
图3是根据本公开的第一实施例的电路300的电路图。在此实施例中，电路300包括反相器1和反相器2。反相器1和反相器2各自被配置以接收逻辑高信号(即逻辑1)并输出逻辑低信号(即逻辑0)，或者接收逻辑低信号并输出逻辑高信号。在一些实施例中，反相器-1和反相器2是使用cmos(互补式金属氧化物半导体)实现的。
电路300还包括晶体管nmos-1、晶体管nmos-2以及晶体管nmos-3，其在此处可以用作传输闸。晶体管nmos-1的漏极和反相器1的输入均电性连接至bl信号线的“远端”。晶体管nmos-2的漏极和反相器2的输入均电性连接至bbl信号线的“远端”。如以上参考图2所讨论的，bl和blb的“近端”电性耦接至电路270。
晶体管nmos-1的栅极电性连接至反相器1的输出。晶体管nmos-2的栅极电性连接至反相器2的输出。晶体管nmos-1的源极和晶体管nmos-2的源极各自电性连接至晶体管nmos-3的漏极。晶体管nmos-3的源极电性连接至信号vss，并且晶体管mos-3的栅极电性连接至控制信号“写入使能(writeenable)”，其可以由图2的电路270产生。
现在参照下面的真值表1更详细地描述电路300的第一实施例的电性操作。真值表1中的位元线和互补位元线的“输入”下面的格子对应在“近端”的bl和blb信号的数值(即从电路270接收到)，并且真值表1中的位元线和互补位元线的“输出”下面的格子对应在“远端”的bl和blb信号的数值(即由于电路300开启而接收到)。
在写入周期期间，写入使能信号被充电到逻辑1(例如：vdd)。这会开启晶体管nmos-3，其将使vss信号从源极传输到漏极，而晶体管nmos-3的漏极现在在vss。当需要将1的数据数值写入数据节点时，将bl设置为1(例如：vdd)，并且将blb设置为0(例如：vss)。由于bl设置为1，因此反相器1接收1作为输入，并且返回0作为输出，这意味着逻辑低在晶体管nmos-1的栅极。因此，晶体管nmos-1被关闭，因为它需要逻辑高信号在其栅极以被开启。结果，bl与vss断开，可以说bl的远端在逻辑1或为电性浮接(electricallyfloating)。另一方面，由于blb设置为0，因此反相器2接收0作为输入，并且返回1作为输出，这意味着逻辑高在晶体管nmos-2的栅极。因此，晶体管nmos-2被开启，并且允许vss从晶体管nmos-2的源极传输到漏极。在此方式中，blb的远端在比以前短得多的路径上接收vss，它通过两个传输闸的晶体管nmos-3和晶体管nmos-2接收vss，而不是必须走过从远端到近端的金属线的整个长度(即通过整个sram单元的行)来接收来自电路270的vss。
当需要将0的数据数值写入数据节点时，将bl设置为0(例如：vss)，并且将blb设置为1(例如：vdd)。由于bl设置为0，因此反相器1接收0作为输入，并且返回1作为输出，这意味着逻辑高在晶体管nmos-1的栅极。因此，晶体管nmos-1被开启，并且允许vss从晶体管nmos-1的源极传输到漏极。在此方式中，bl的远端在比以前短得多的路径上接收vss，它通过两个传输闸的晶体管nmos-3和晶体管nmos-1接收vss，而不是必须走过从远端到近端的金属线的整个长度(即通过整个sram单元的行)来接收来自电路270的vss。另一方面，由于blb设置为1，因此反相器2接收1作为输入，并且返回0作为输出，这意味着逻辑低在晶体管nmos-2的栅极。结果，晶体管nmos-2被关闭，并且blb与vss断开，可以说blb的远端在逻辑1或为电性浮接。
当“写入使能”被设置为1时，上面所述的操作对应真值表1的两个列。
在读取周期期间，写入使能信号被充电到逻辑0(例如：vss)。在晶体管nmos-3的栅极的低信号意味着晶体管nmos-3被关闭，并且vss不会从晶体管nmos-3的源极传输到漏极。换句话说，由于晶体管nmos-3被关闭，所以电路300不影响sram装置200的操作。bl和blb信号线的远端可以保持电性浮接。当“写入使能”被设置为0时，读取周期操作对应真值表1的四个列。
图4是根据本公开的第二实施例的电路300的电路图。电路300的第二实施例与上面参照图3所讨论的第一实施例具有许多相似的处。出于一致和清楚的原因，在图3和图4中相似的部件被标记为相同的，并且在此处不再对相似的操作重复讨论。
电路300的第一实施例和第二实施例之间的一个区别是在电路300的第二实施例中实施了额外的晶体管nmos-4。更详细来说，晶体管nmos-4的源极电性连接至信号vss、晶体管nmos-4的栅极电性连接至控制信号“写入使能”、以及晶体管nmos-4的漏极电性连接至晶体管nmos-2的源极。晶体管nmos-1的源极电性连接至晶体管nmos-3的漏极，而不电性连接至晶体管nmos-4的漏极或晶体管nmos-2的源极。
现在参照下面的真值表2更详细地描述电路300的第二实施例的电性操作。
电路300的第二实施例的电性操作也大抵类似于第一实施例，尽管现在已经在适当的时候使用两个传输闸(即晶体管nmos-3和晶体管nmos-4)将vss信号往下传输至bl或blb信号线的远端。相较之下，第一实施例仅使用一个传输闸(即晶体管nmos-3)将vss信号往下传输至bl或blb信号线的远端。由于晶体管nmos-4与晶体管nmos-3对称，因此第二实施例中的额外传输闸的晶体管nmos-4的实施在电路300的布局中提供了更多的对称性。增强的布局对称性可以转化为改善的装置工艺及/或效能。
图5是根据本公开的第三实施例的电路300的电路图。在此第三实施例中，电路300包括四个pmos晶体管(晶体管pmos-1，晶体管pmos-2，晶体管pmos-3以及晶体管pmos-4)，以及四个nmos晶体管(晶体管nmos-1，晶体管nmos-2，晶体管nmos3以及晶体管nmos-4)。晶体管pmos-1和晶体管pmos-2的栅极以及晶体管nmos-1和晶体管nmos-2的漏极个别地电性连接至bl信号线的“远端”和blb信号线的“远端”。晶体管pmos-1和晶体管pmos-2的源极各自电性连接至vdd，并且晶体管pmos-1和晶体管pmos-2的漏极个别地电性连接至晶体管pmos-3和晶体管pmos-4的源极。
控制信信号“写入使能”电性连接至晶体管pmos-3、晶体管pmos-4、晶体管nmos-3以及晶体管nmos-4的栅极。晶体管pmos-3和晶体管pmos-4的漏极个别地电性连接至晶体管nmos-3和晶体管nmos-4的漏极。晶体管nmos-1、晶体管nmos-2、晶体管nmos-3和晶体管nmos-4的源极各自电性连接至vss。晶体管pmos-3和晶体管pmos-4的漏极个别地电性连接至晶体管nmos-1和晶体管nmos-2的栅极。
现在参照下面的真值表3更详细地描述电路300的第三实施例的电性操作。与上面所述的真值表1相似，真值表3中的位元线和互补位元线的“输入”下面的格子对应在“近端”的bl和blb信号的数值(即从电路270接收到)，并且真值表3中的位元线和互补位元线的“输出”下面的格子对应在“远端”的bl和blb信号的数值(即由于电路300开启而接收到)。
在写入周期期间，写入使能信号被设置为逻辑0(例如：vss)。这关闭了晶体管nmos-3和晶体管nmos-4，但开启了晶体管pmos-3和晶体管pmos-4。
值得注意的是，晶体管nmos-3和晶体管pmos-3以用作反相器410的方式耦接，只要晶体管pmos-1作为传输闸开启以使晶体管pmos-3的源极接收vdd(来自晶体管pmos-1的源极)。在这种情况下，晶体管nmos-3和晶体管pmos-3的电性连接的栅极用作反相器410的输入以接收控制信号“写入使能”，并且晶体管nmos-3和晶体管pmos-3的电性连接的漏极用作反相器410的输出。相似地，晶体管nmos-4和晶体管pmos-4以用作反相器420的方式耦接，只要晶体管pmos-2作为传输闸开启以使晶体管pmos-4的源极接收vdd(来自晶体管pmos-2的源极)。在这种情况下，晶体管nmos-4和晶体管pmos-4的电性连接的栅极用作反相器420的输入以接收控制信号“写入使能”，并且晶体管nmos-4和晶体管pmos-4的电性连接的漏极用作反相器420的输出。
当需要将1的数据数值写入数据节点时，将bl设置为1(例如：vdd)，并且将blb设置为0(例如：vss)。这关闭了晶体管pmos-1，并且开启了晶体管pmos-2。由于晶体管pmos-1被关闭，所以反相器400不被开启，并因此晶体管nmos-1也不被开启。如此一来，bl信号线在逻辑1或浮接。然而，晶体管pmos-2的开启允许反相器410被开启。由于控制信号“写入使能”被设置为逻辑0，所以反相器410返回逻辑1作为其输出。反相器410的输出连接至晶体管nmos-2的栅极，因此晶体管nmos-2被在其栅极的逻辑高信号开启。由于晶体管nmos-2被开启，因此它允许vss从其源极传输至其漏极，其接着由blb信号线的“远端”接收。
当需要将0的数据数值写入数据节点时，将bl设置为0(例如：vss)，并且将blb设置为1(例如：vdd)。这关闭了晶体管pmos-2，并且开启了晶体管pmos-1。由于晶体管pmos-2被关闭，所以反相器410不被开启，并因此晶体管nmos-2也不被开启。如此一来，blb信号线在逻辑1或浮接。然而，晶体管pmos-1的开启允许反相器400被开启。由于控制信号“写入使能”被设置为逻辑0，所以反相器400返回逻辑1作为其输出。反相器400的输出连接至晶体管nmos-1的栅极，因此晶体管nmos-1被在其栅极的逻辑高信号开启。由于晶体管nmos-1被开启，因此它允许vss从其源极传输至其漏极，其接着由bl信号线的“远端”接收。
当“写入使能”被设置为0时，上面所述的操作对应真值表3的两个列。
在读取周期期间，写入使能信号被充电到逻辑1(例如：vdd)。逻辑1信号通过反相器400和410反相为逻辑低信号，这意味着逻辑低信号在晶体管nmos-1和晶体管nmos-2的栅极。如此一来，晶体管nmos-1和晶体管nmos-2被关闭，并且vss不会从晶体管nmos-1或晶体管nmos-2的源极传输至漏极。换句话说，由于晶体管nmos-1和晶体管nmos-2均被关闭，所以电路300不影响sram装置200的操作。当“写入使能”被设置为1时，读取周期操作对应真值表3的四个列。
应理解图3至图5仅显示了用于电路300的实施例。还可以设想其他实施例，只要它们被配置以在适当的时候为bl或blb提供到vss的低电阻路径。
图6显示了sram装置500的布局的简化示意俯视图。为了便于说明和简化，图6的内容也分解为图7和图8所示的内容。在这方面，图7显示了sram装置500的sram单元和边缘单元的俯视布局，并且图8显示了由以上参照图2所讨论的电路270所产生或馈入(fedinto)的电路270的各种信号线或控制信号。换句话说，图6是图7和图8的叠加图。
参照图6至图8，sram装置500在许多方面与上面所述的sram装置200相似。举例来说，sram装置500包括sram单元的阵列，sram单元电性耦接至信号线，例如字元线(wl)、位元线(bl)、互补位元线(bl)或写入使能。这些信号线由电路270产生或馈入电路270。sram装置500还具有在其中实现的多个电路300，例如在图3至图5中显示并在上面讨论的电路300的第一、第二或第三实施例。电路300在图6至图8中未具体示出，但是应理解它们在sram装置500的一些边缘单元中实现，如下面更详细地讨论。
sram装置200和sram装置500之间的一个区别是sram装置500包括更大的sram单元阵列。举例来说，尽管sram装置200包括4×4sram单元阵列，但是sram装置500包括由四个行c1至c4和八个列r1至r8组成的4×8sram单元阵列。行c1包括sram单元510至517、行c2包括sram单元520至527、行c3包括sram单元530至537、以及行c4包括sram单元540至547。此处的每一个sram单元可以被实现为图1的sram单元5的实施例。并且与图2的sram装置200相似，sram装置500的每一个sram单元电性耦接至它们个别的wl、bl和blb信号线。
sram装置500还包括围绕4×8sram单元阵列设置的多个边缘单元。举例来说，在图6至图7所示的俯视图中，边缘单元560至563设置在sram单元阵列“上方”、边缘单元570至573设置在sram单元阵列的相反侧的“下方”、边缘单元580至589设置在sram单元阵列的“左侧”、以及边缘单元590至599设置在sram单元阵列的相对侧的“右侧”。
边缘单元560至563位在bl和blb信号线的“远端”(或在俯视图中与bl和blb信号线的“远端”重叠)。因此，寄生电阻可能会对bl和blb信号线的vss电压产生实质影响。为了克服这个问题，根据本公开的实施例，在边缘单元560至563的每一者中实现上面所述的电路300的副本(copy)。在此方式中，电路300的第一副本可以帮助减少行c1中的sram单元510至517的寄生电阻引起的vss下降、电路300的第二副本可以帮助减少行c2中的sram单元520至527的寄生电阻引起的vss下降、电路300的第三副本可以帮助减少行c3中的sram单元530至537的寄生电阻引起的vss下降、以及电路300的第四副本可以帮助减少行c4中的sram单元540至547的寄生电阻引起的vss下降。如上面所述，vss下降的减少不仅是针对位在“远端”的sram单元，尽管这种减少对于这些单元最为明显。而是，大约一半的sram单元(例如：sram单元510至513、520至523、530至533以及540至543)由于具有到vss的低电阻路径而可减少vss下降。此外，由于也具有到vss的替代路径，因此可以减小(例如：大致减半)bl或blb上的电流。电流的减少转化为电压下降的减少(因为v＝i*r)，其为所有sram单元的电压下降提供了改善。
参照图6和图8，在边缘单元560至563中实现了多个连接点620至627。可以使用互连结构中的导电通孔及/或金属线来实现连接点620至627，并且它们被配置以将bl和blb信号电性连接至在每一个边缘单元560至563中的电路300。举例来说，连接点620被配置以将行c1中的bl信号线电性连接至边缘单元560中的电路300，并且连接点621被配置以将行c1中的blb信号线电性连接至边缘单元560中的电路300。对于连接点620-621的示例位置，也参照图3至图5。
取决于电路300的实施例，连接点620至621可以被配置为电路300的不同节点。举例来说，在图3至图4所示的电路300的第一和第二实施例中，连接点620将晶体管nmos-1的漏极和反相器1的输入电性耦接至bl信号线，并且连接点621将晶体管nmos-2的漏极和反相器2的输入电性耦接至blb信号线。在图5所示的电路300的第三实施例中，连接点620将晶体管nmos-1的漏极和晶体管pmos-1的栅极电性耦接至bl信号线，并且连接点621将晶体管nmos-2的漏极和晶体管pmos-2的栅极电性耦接至blb信号线。
此外，边缘单元560至563可具有在其中实现的一或多个井条带模块(well-strapmodule)。井条带模块可包括条带单元(strappingcell)，以产生具有一致操作特性的阵列。举例来说，条带单元可以在sram存储器阵列的多个列之间提供绝缘结构，这有助于创建存储器单元的更一致的操作，而不管在存储器阵列内的存储器单元的位置。井条带模块在美国专利10,157,987(主题为“基于鳍片的条带单元结构”)、美国专利7,812,407(主题为“具有条带单元的存储器阵列结构”)、以及美国专利7,675,124(主题为“具有条带单元的存储器阵列结构”)中进行了详细描述，其内容由引用完全并入本文。
边缘单元570至573位在bl和blb信号线的“近端”(或在俯视图中与bl和blb信号线的“近端”重叠)。因为“近端”的bl和blb信号线由于金属线长度短而可以更直接地接收vdd或vss，寄生电阻可能不会对“近端”的bl和blb信号线的vss电压产生实质影响。因此，边缘单元570至573不需要电路300。边缘单元570至573可具有在其中实现的一或多个位元线连接模块，其可包括互连结构的通孔及/或金属线，以提供与bl和blb信号线(及/或其他信号线)的电性连接。位元线连接模块在美国专利9,583,438(主题为“具有使用不同互连层耦接的错位金属线的互连结构”)和美国专利9,865,542(主题为“具有使用不同互连层耦接的错位金属线的互连结构”)中进行了详细描述，其内容由引用完全并入本文。在一些实施例中，边缘单元570-573还可具有在其中实现的井条带模块。
边缘单元580至589和590至599(包括角落冗余单元580、590、589以及599)可以被配置以包括各种冗余结构，例如冗余主动区、冗余栅极结构等。这些冗余结构有助于促进整个sram装置500的形貌分布(topographydistribution)更加均匀。换句话说，如果已将sram装置500实现为在sram单元510至547中包括功能结构或图案，但将边缘单元580至599留为空白，则在制造sram装置500的整个芯片上，将有实质性的形貌变化及/或图案密度变化。这些形貌及/或图案密度的变化会降低光刻效能，从而使装置效能恶化。因此，通过在边缘单元中实现冗余结构，可以改善光刻和装置效能。在一些实施例中，边缘单元也可以用于电性挠线(electricalrouting)。举例来说，可以在边缘单元580至599中实现互连结构的通孔及/或金属线，以提供与sram装置500的各种功能部件的电性连接。
下表提供了电路300的功能的简要概述，电路300在此处也被称为“电压控制电路”。在写入周期期间，“写入使能”信号被“开启”(即设置为vdd)。bl信号可以是高(vdd)或低(vss)，并且其互补信号blb可以是低或高。在写入周期期间，电压控制电路(即电路300)至少部分地开启。当bl假设为低而blb假设为高时，电压控制电路中被开启的部分(例如：图3中的晶体管nmos-1和晶体管nmos-3)有助于将bl的“远端”电性连接至vss，并且电压控制电路中被关闭的部分(例如：晶体管nmos-2)将blb的“远端”在vdd保持电性浮接。当bl假设为高而blb假设为低时，电压控制电路中被开启的部分(例如：图3中的晶体管nmos-2和晶体管nmos-3)有助于将blb的“远端”电性连接至vss，并且电压控制电路中被关闭的部分(例如：晶体管nmos-1)将bl的“远端”在vdd保持电性浮接。在读取周期期间，“写入使能”信号被“关闭”(即设置为vss)。bl和blb信号各自设置为高，并且电压控制电路被关闭。
图9是显示了操作存储器装置的方法900的流程图。方法900包括操作910，以在写入周期中操作存储器装置。操作910包括将逻辑高信号或逻辑低信号施加到存储器装置的第一信号线的第一端的子操作。操作910包括当逻辑低信号被施加到第一信号线的第一端时，将第一信号线的第二端电性耦接至逻辑低源(logiclowsource)的另一个子操作。操作910包括当逻辑高信号被施加到第一信号线的第一端时，保持第一信号线的第二端电性浮接的另一个子操作。
方法900包括步骤920，以在读取周期中操作存储器装置。步骤920包括将逻辑高信号或逻辑低信号施加到存储器装置的第一信号线的第一端的子操作。步骤920包括不管是将逻辑高信号还是逻辑低信号施加到第一信号线的第一端，保持第一信号线的第二端电性浮接的另一个子步骤。
在一些实施例中，使用电压控制电路执行第一信号线的第二端的电性耦接，并且电压控制电路在写入周期期间开启，但是在读取周期期间关闭。
在一些实施例中，存储器装置包括存储器单元的阵列和位在存储器单元的阵列之外的多个边缘单元，并且电压控制电路被实施在与第一信号线的第二端相邻的边缘单元中的至少一者中。
在一些实施例中，电压控制电路包括多个传输闸。当在写入周期期间将逻辑低信号施加到第一信号线的第一端时，传输闸的第一子集被开启以在逻辑低源和第一信号线的第二端之间形成电性连接路径。当在写入周期期间将逻辑高信号施加到第一信号线的第一端时，第一子集中的传输闸的至少一些被关闭以断开逻辑低源和第一信号线的第二端之间的电性连接路径。
在一些实施例中，存储器装置包括第二信号线，第二信号线是第一信号线的逻辑互补。当在写入周期期间将逻辑低信号施加到第二信号线的第一端时，传输闸的第二子集被开启以在逻辑低源和第二信号线的第二端之间形成电性连接路径。当在写入周期期间将逻辑高信号施加到第二信号线的第一端时，第二子集中的传输闸的至少一些被关闭以断开逻辑低源和第二信号线的第二端之间的电性连接路径。
在一些实施例中，操作存储器装置包括操作静态随机存取存储器(sram)装置，静态随机存取存储器装置包括作为第一信号线的一位元线(bl)信号线和作为上述第二信号线的互补位元线(blb)信号线。
应理解方法900可以包括在操作910至920之前、之中或之后执行的额外操作。然而，出于简化的原因，在此不详细讨论这些额外操作。
总而言之，本公开内容实现了电压控制电路，其在适当时被选择性地开启或关闭以将sram装置的bl或blb信号线的远端电性连接至vss。举例来说，在写入周期期间，当将vdd施加到bl的近端并且将vss施加到blb的近端时，电压控制电路将blb的远端电性连接至vss。bl的远端可以保持电性浮接。在写入周期期间，当将vss施加到bl的近端并且将vdd施加到blb的近端时，电压控制电路将bl的远端电性连接至vss。blb的远端可以保持电性浮接。可以在与bl或blb的远端相邻的每一个边缘单元中实现电压控制电路的副本。
基于以上讨论，可以看出本公开的实施例提供了现有装置的上的优点。然而，应理解不需要特别的优点，其他实施例可以提供不同的优点，并且在此处不必公开所有优点。
一个优点是改善的装置效能。举例来说，随着装置微缩的继续，sram阵列的尺寸变大，同时微电子元件(例如金属线的宽度)变小。结果，跨越bl或blb信号线的长度的寄生电阻不再可忽略，而是随着电压信号行进通过bl或blb信号线的长度而引起实质电压损耗。这意味着，在写入周期中，位在远端的sram单元(即远离产生用于bl或blb逻辑信号的电路)与位在近端的sram单元相比，信号可能会严重劣化(特别是vss)。如果放任自流，远端sram单元的这种电压损耗可能会降低装置效能，例如写入幅度或速度。本公开通过在sram单元阵列的远端中实现一或多个电压控制电路来解决此问题。电压控制电路为bl或blb提供了另一种低电阻路径来接收逻辑信号，例如vss。换句话说，在远端的bl或blb不再需要跨越金属线的长度接收vss，而是bl或blb可以通过电压控制电路的几个传输闸接收vss，其为一条低得多的电阻路径。如此一来，大抵上减轻了由于在sram单元阵列的远端的寄生电阻所引起的电压损失，并且改善了sram装置的效能。另一个优点是电压控制电路不会影响或干扰sram单元的读取周期操作，其中寄生电阻并不是很重要的问题。另一个优点是易于实现，因为边缘单元无论如何都将存在于典型的sram装置中，因此将电压控制电路嵌入边缘单元中不会增加装置面积或尺寸。
本公开的一个实施例涉及一种存储器装置。存储器装置包括多个存储器单元的阵列，存储器单元排列在多个行和多个列中。多个列的每一者在俯视中在第一方向上延伸。行的每一者在俯视中在第二方向上延伸，第二方向不同于第一方向。第一信号线，延伸通过多个行中的第一行。第一信号线电性耦接至在第一行中的存储器单元。第一信号线的第一端部被配置以在存储器装置的第一操作状态期间从第一电路接收逻辑高信号，并且在存储器装置的第二操作状态期间从第一电路接收逻辑低信号。第二电路包括多个晶体管。当第一信号线的第一端部被配置以从第一电路接收逻辑低信号时，晶体管被配置以开启或关闭，以将第一信号线的第二端部电性耦接至逻辑低源。
在一些实施例中，当第一信号线的第一端部从第一电路接收逻辑高信号时，第二电路的晶体管选择性地开启或关闭，以保持第一信号线的第二端部电性浮接。
在一些实施例中，存储器装置还包括延伸通过第一行的第二信号线，其中第二信号线电性耦接至在第一行中的存储器单元，并且第二信号线的第一端部被配置以在存储器装置的第一操作状态期间从上设第一电路接收逻辑低信号，并且在存储器装置的第二操作状态期间从第一电路接收逻辑高信号。
在一些实施例中，第二电路的晶体管被选择性地开启或关闭以执行下列步骤：当第二信号线的第一端部从第一电路接收逻辑低信号时，将第二信号线的第二端部电性耦接至逻辑低源；以及当第二信号线的第一端部从第一电路接收逻辑高信号时，保持第二信号线的第二端部电性浮接。
在一些实施例中，存储器单元的阵列包括多个静态随机存取存储器(sram)单元；第一信号线是位元线(bl)；以及第二信号线是互补位元线(blb)信号线。
在一些实施例中，第二电路被配置以接收由第一电路产生的控制信号，并且第二电路响应于控制信号而选择性地开启或关闭。
在一些实施例中，控制信号是写入使能信号。
在一些实施例中，第二电路包括：第一晶体管、第二晶体管、第三晶体管、第一反相器以及第二反项器；第一信号线的第二端部耦接至第一晶体管的第一源极/漏极端和第一反相器的输入；第二信号线的第二端部耦接至第二晶体管的第一源极/漏极端和第二反相器的输入；第一反相器的输出耦接至第一晶体管的栅极端；第二反相器的输出耦接至第二晶体管的栅极端；第三晶体管的第一源极/漏极端耦接至第一晶体管的第二源极/漏极端和第二晶体管的第二源极/漏极端；第三晶体管的第二源极/漏极端耦接至逻辑低源；以及第三晶体管的栅极端耦接至由第一电路产生的控制信号。
在一些实施例中，第二电路包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第一反相器以及第二反项器；第一信号线的第二端部耦接至第一晶体管的第一源极/漏极端和第一反相器的输入；第二信号线的第二端部耦接至第二晶体管的第一源极/漏极端和第二反相器的输入；第一反相器的输出耦接至第一晶体管的栅极端；第二反相器的输出耦接至第二晶体管的栅极端；第三晶体管的第一源极/漏极端耦接至第一晶体管的第二源极/漏极端；第四晶体管的第一源极/漏极端耦接至第二晶体管的第二源极/漏极端；第三晶体管的第二源极/漏极端耦接至逻辑低源；第四晶体管的第二源极/漏极端耦接至逻辑低源；以及第三晶体管的栅极端和第四晶体管的栅极端各自耦接至由第一电路产生的控制信号。
在一些实施例中，第二电路包括：第一pmos晶体管、第二pmos晶体管、第三pmos晶体管、第四pmos晶体管、第一nmos晶体管、第二nmos晶体管、第三nmos晶体管以及第四nmos晶体管；第一信号线的第二端部耦接至第一pmos晶体管的栅极端和第一nmos晶体管的漏极端；第二信号线的第二端部耦接至第二pmos晶体管的栅极端和第二nmos晶体管的漏极端；第一pmos晶体管的源极端和第二pmos晶体管的源极端各自耦接至逻辑高信号；第一pmos晶体管的漏极端耦接至第三pmos晶体管的源极端；第二pmos晶体管的漏极端耦接至第四pmos晶体管的源极端；第三pmos晶体管的栅极端耦接至第三nmos晶体管的栅极端和由第一电路产生的控制信号；第四pmos晶体管的栅极端耦接至第四nmos晶体管的栅极端和由第一电路产生的控制信号；第一nmos晶体管的源极端、第二nmos晶体管的源极端、第三nmos晶体管的源极端以及第四nmos晶体管管的源极端各自耦接至逻辑低源；第三nmos晶体管的漏极端耦接至第三pmos晶体管的漏极端和第一nmos晶体管的栅极端；以及第四nmos晶体管的漏极端耦接至第域pmos晶体管的漏极端和第二nmos晶体管的栅极端。
在一些实施例中，存储器装置还包括多个第一边缘单元和多个第二边缘单元；在俯视中第一边缘单元与第一信号线的第一端部重叠；在俯视中第二边缘单元与第一信号线的第二端部重叠；第二电路位在第二边缘单元的至少一者中；以及第一电路位在第一边缘单元和第二边缘单元的外部。
本公开的另一实施例涉及一种静态随机存取存储器装置。静态随机存取存储器装置包括多个静态随机存取存储器单元、在俯视中各自延伸通过静态随机存取存储器单元的位元线(bl)信号线和互补位元线(blb)信号线、以及设置在位元线信号线的第二端部和互补位元线信号线的第二端部附近的电压控制电路。位元线信号线被配置以从位元线信号线的第一端部接收vdd或vss。互补位元线信号线被配置以从互补位元线信号线的第一端部接收vdd或vss。当位元线信号线的第一端部在静态随机存取存储器装置的写入周期期间接收vss时，电压控制电路开启以将位元线信号线的第二端部电性耦接至vss。当互补位元线信号线的第一端部在静态随机存取存储器装置的写入周期期间接收vss时，电压控制电路开启以将互补位元线信号线的第二端部电性耦接至vss。电压控制电路被配置以在静态随机存取存储器装置的读取周期期间关闭，以断开vss与位元线信号线的第二端部之间的电性连接和vss与互补位元线信号线的第二端部之间的电性连接。
在一些实施例中，静态随机存取存储器装置还包括：第一边缘单元，在俯视中位在静态随机存取存储器单元的第一侧上；第二边缘单元，在俯视中位在静态随机存取存储器单元的第二侧上；其中：静态随机存取存储器单元设置在第一边缘单元和第二边缘单元之间；以及电压控制电路位在第二边缘单元中，而不位在第一边缘单元中。
在一些实施例中，当位元线信号线的第一端部在静态随机存取存储器装置的写入周期期间接收vdd时，电压控制电路被配置以保持位元线信号线的第二端部电性浮接；以及当互补位元线信号线的第一端部在静态随机存取存储器装置的写入周期期间接收vdd时，电压控制电路被配置以保持互补位元线信号线的第二端部电性浮接。
本公开的又一个实施例涉及一种存储器装置的操作方法。存储器装置的操作方法包括在写入周期中操作存储器装置，包括：将逻辑高信号或逻辑低信号施加至存储器装置的第一信号线的第一端；当逻辑低信号被施加至第一信号线的第一端时，将第一信号线的第二端电性耦接至逻辑低源；以及当逻辑高信号被施加至第一信号线的第一端时，保持第一信号线的第二端电性浮接。存储器装置的操作方法还包括在读取周期中操作存储器装置，包括：将逻辑高信号或逻辑低信号施加至存储器装置的第一信号线的第一端；以及不管逻辑高信号或逻辑低信号被施加至第一信号线的第一端，第一信号线的第二端保持电性浮接。
在一些实施例中，使用电压控制电路执行第一信号线的第二端的电性耦接步骤；以及电压控制电路在写入周期期间开启，但在读取周期期间关闭。
在一些实施例中，存储器装置包括多个存储器单元的阵列和位在存储器单元的阵列之外的多个边缘单元；以及电压控制电路被设置在与第一信号线的第二端相邻的边缘单元的至少一者中。
在一些实施例中，电压控制电路包括多个传输闸；当逻辑低信号在写入周期期间施加至第一信号线的第一端时，开启传输闸的第一子集以在逻辑低源和第一信号线的第二端之间形成电性连接路径；以及当逻辑高信号在写入周期期间施加至第一信号线的第一端时，关闭第一子集中的传输闸的至少一些，以断开在逻辑低源和第一信号线的第二端之间的电性连接路径。
在一些实施例中，存储器装置包括第二信号线，第二信号线是第一信号线的逻辑互补；当在写入周期期间将逻辑低信号施加至第二信号线的第一端时，传输闸的第二子集被开启以在逻辑低源和第二信号线的第二端之间形成电性连接路径；当在写入周期期间将逻辑高信号施加至第二信号线的第一端时，第二子集中的传输闸的至少一些被关闭以断开逻辑低源和第二信号线的第二端之间的电性连接路径。
在一些实施例中，存储器装置的操作步骤还包括操作静态随机存取存储器(sram)装置，静态随机存取存储器装置包括作为第一信号线的位元线(bl)信号线和作为第二信号线的互补位元线(blb)信号线。
前述内文概述了许多实施例的特征，使本技术领域中技术人员可以从各个方面优选地了解本公开。本技术领域中技术人员应可理解，且可轻易地以本公开为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本技术领域中技术人员也应了解这些相等的结构并未背离本公开的发明构思与范围。在不背离本公开的发明构思与范围的前提下，可对本公开进行各种改变、置换或修改。
1.一种存储器装置，包括：
多个存储器单元的一阵列，上述存储器单元排列在多个行和多个列中，其中上述列的每一者在俯视中在一第一方向上延伸，并且上述行的每一者在俯视中在一第二方向上延伸，上述第二方向不同于上述第一方向；
一第一信号线，延伸通过上述行中的一第一行，其中上述第一信号线电性耦接至在上述第一行中的上述存储器单元，并且上述第一信号线的一第一端部被配置以在上述存储器装置的一第一操作状态期间从一第一电路接收一逻辑高信号，并且在上述存储器装置的一第二操作状态期间从上述第一电路接收一逻辑低信号；以及
一第二电路，包括多个晶体管，其中当上述第一信号线的上述第一端部被配置以从上述第一电路接收上述逻辑低信号时，上述晶体管被配置以开启或关闭，以将上述第一信号线的一第二端部电性耦接至一逻辑低源。
技术总结