相关申请案的引用
本申请案基于并主张2019年9月11日申请的先行日本专利申请案第2019-165648号的优先权的利益，该申请案的所有内容通过引用包含在本文中。
本发明的实施方式涉及一种半导体装置的制造方法。
背景技术：
开发了将多个存储单元三维配置而成的立体型存储单元阵列。为了增大数据储存容量，会增加这种存储单元阵列的积层数。如果存储单元阵列的积层数增加，就会存在衬底因积层膜的应力而翘曲的情况。如果衬底翘曲，就会引起致制造工序中的搬送错误、衬底破损、良率降低、元件特性劣化等问题。
技术实现要素：
本实施方式的半导体装置的制造方法，是将具有第1弹性模量的第1衬底接合于第2衬底上，该第2衬底上具有高于第1弹性模量的第2弹性模量。在第1衬底上形成第1半导体元件。从第2衬底剥离第1衬底。
根据所述构成，能够提供一种可抑制衬底翘曲的半导体装置。
附图说明
图1a～c是表示第1实施方式的半导体存储器的制造方法的剖视图。
图2a～c是接着图1表示半导体存储器的制造方法的剖视图。
图3是表示存储单元阵列的一部分及其周边的结构的剖视图。
图4是存储单元阵列的柱状部部分的放大剖视图。
图5是表示cmos(complementarymetaloxidesemiconductor，互补金属氧化物半导体)电路的一部分及其周边的结构的剖视图。
图6是表示将图5所示的衬底接合于图3所示的衬底的情况的剖视图。
图7是表示背栅极电极形成后的半导体存储器的构成的剖视图。
图8a～c是表示第2实施方式的半导体存储器的制造方法的剖视图。
图9a～c是表示第3实施方式的半导体存储器的制造方法的剖视图。
图10a～c是表示第4实施方式的半导体存储器的制造方法的剖视图。
具体实施方式
现在将参考附图解释实施例。本发明不限于实施例。在实施例中，“上方向”或“下方向”有时与基于重力加速度方向的上方向或下方向不同。在本说明书和附图中，与前述附图中描述的元件相同的元件由相同的附图标记表示，并且在适当时省略其详细解释。
(第1实施方式)
图1(a)～图2(c)是表示第1实施方式的半导体存储器的制造方法的剖视图。本实施方式是具备将多个存储单元三维配置而成的立体型存储单元阵列及控制该存储单元阵列的cmos(complementarymetal-oxide-semiconductor，互补金氧半导体)电路的nand(notand，与非)型闪速存储器的制造方法。存储单元阵列及cmos电路在相对于衬底10的表面大致垂直的方向积层。此外，本实施方式并不限定于nand型闪速存储器，只要为将半导体元件积层形成的半导体装置则能够适用。
首先，如图1(a)所示，在衬底20的表面上形成可分离层(第1可分离层)30。其次，如图1(b)所示，在可分离层30上贴附衬底10。将衬底10的第1面f11朝向衬底20及可分离层30贴附。衬底10例如为包含硅单晶等的半导体衬底。衬底20使用弹性模量比衬底10高且较硬的材料。也就是说，如果衬底10具有第1弹性模量，那么衬底20具有高于第1弹性模量的第2弹性模量。此外，在本说明书中，所谓弹性模量，是指由杨氏模量表示的弯曲弹性。例如，如果使衬底10为硅单晶，那么衬底20也可以为sic、aln、sin或al2o3的单晶(蓝宝石)、多晶、或者这些材料的混合(复合体或积层体)。
在衬底10为硅单晶的情况下，衬底10的弹性模量例如约为190gpa。另一方面，衬底20的弹性模量优选为约200gpa以上。例如，在衬底20为sic的情况下，衬底20的弹性模量例如约为390gpa。在衬底20为aln的情况下，衬底20的弹性模量例如约为320gpa。在衬底20为sin的情况下，衬底20的弹性模量例如约为290gpa。在衬底20为al2o3的单晶(蓝宝石)的情况下，衬底20的弹性模量例如约为470gpa。
另外，衬底20的厚度优选比衬底10的厚度厚。由此，衬底20能够支撑、加强衬底10。
可分离层30例如使用像多孔硅膜、氧化硅膜等能够将衬底10、20接合且密度比衬底10、20低的较弱(较脆)的材料。例如，在可分离层30为多孔硅膜的情况下，可分离层30的多孔度优选为20％～80％，以能够将衬底10、20接着且能够相对较容易地分离。由此，可分离层30在之后的工序中，能够将衬底10、20分离，而不会损伤衬底10、20。可分离层30的表面通过cmp(chemicalmechanicalpolishing，化学机械抛光)来平坦化，以能够将衬底10与20之间接合。
其次，如图1(c)所示，使用研削法(backsidegrinding，背面研磨)或cmp(chemicalmechanicalpolishing)法对处于与第1面f11相反侧的衬底10的第2面f12进行研磨，进而，使用湿式蚀刻法，对衬底10的第2面f12进行蚀刻。由此，使衬底10薄膜化。
其次，如图2(a)所示，在衬底10的第2面f12上，形成作为第1半导体元件的存储单元阵列11。存储单元阵列11可以为将多个存储单元三维配置而成的立体型存储单元阵列。
此处，对存储单元阵列11的构成详细地进行说明。
图3是表示存储单元阵列11的一部分及其周边的结构的剖视图。图4是存储单元阵列11的柱状部cl部分的放大剖视图。此外，图3表示了存储单元阵列11的阶段结构部21。
如图3所示，包含多个存储单元的存储单元阵列11形成在衬底10上。存储单元阵列11包含在z方向(相对于第2面f12垂直的方向)交替地积层的多个导电层(图4的wl)与多个绝缘层(图4的51)。如图4所示，多个导电层作为多条字线wl设置。多个绝缘层51设置于在z方向相邻的多条字线wl间，且将所述多条字线wl间电绝缘。各字线wl经由接触插塞22而与字线配线层23电连接。字线wl例如包含钨等导电性材料。绝缘层51例如包含氧化硅膜等绝缘材料。
在字线wl及绝缘层51的积层体上，设置着选择栅极sg。选择栅极sg经由接触插塞26而与选择栅极配线层27电连接。选择栅极sg例如也包含钨等导电性材料。在选择栅极sg上，设置着层间绝缘膜15。进而，在层间绝缘膜15内或者层间绝缘膜15之上形成配线层24、接触插塞25及金属焊垫28。在最上层的金属焊垫28间，设置着层间绝缘膜16。
另外，柱状部cl贯通字线wl及选择栅极sg，而与位线bl电连接。如图4所示，柱状部cl具备在z方向延伸的存储器绝缘膜57、通道半导体层55、及芯绝缘膜56。存储器绝缘膜57包含阻挡绝缘膜52、电荷蓄积层53及隧道绝缘膜54。电荷蓄积层53例如包含氮化硅膜等绝缘材料，且介隔阻挡绝缘膜52形成在积层体58的侧面。通道半导体层55例如包含多晶硅，且介隔隧道绝缘膜54形成在电荷蓄积层53的侧面。阻挡绝缘膜52、隧道绝缘膜54、及芯绝缘膜56例如包含氧化硅膜或金属绝缘膜等绝缘材料。电荷蓄积层53只要能够蓄积电荷则也可以为绝缘膜以外的层。
通过使选择栅极sg为导通状态，来将柱状部cl选择性地连接于位线bl，接收来自位线bl的电压。在该选择的柱状部cl中，电荷在通道半导体层55与电荷蓄积层53之间经由隧道绝缘膜54注入/放出。由此，将数据写入或删除。阻挡绝缘膜52是为了阻挡电荷蓄积层53的电荷向字线wl泄漏而设置的。字线wl与存储器绝缘膜57的交叉位置的构成成为存储单元。具有这样的构成及功能的存储单元阵列11形成在衬底10上。
这样，将衬底20用作支撑衬底，在衬底20上使衬底10薄膜化，在该衬底10上形成存储单元阵列11。由此，即便将像存储单元阵列11一样的使多种材料积层多层而成的积层体形成在薄膜化的衬底10上，也由于衬底10由衬底20支撑所以几乎不会翘曲，由衬底20的表面支撑而维持大致平坦状态。
再次参照图2，其次，如图2(b)所示，将作为具有作为第2半导体元件的cmos电路50的第3衬底的衬底40接合(贴合)于衬底10的第2面f12上。衬底40已经被薄膜化，在衬底40的第3面f41上形成cmos电路50。此时，以将cmos电路50连接于存储单元阵列11的方式，将cmos电路50朝向第2面f12向衬底10接合。cmos电路50例如为构成存储单元阵列11的控制器的cmos电路(逻辑电路)。
图5是表示cmos电路50的一部分及其周边的结构的剖视图。在衬底40的第3面f41上，设置着多个晶体管31。各晶体管31具备介隔栅极绝缘膜设置在衬底40的第3面f41上的栅极电极32、以及设置在衬底40内的未图示的源极扩散层及漏极扩散层。多个晶体管31构成cmos电路50，以控制存储单元阵列11的方式发挥功能。
进而，多个插塞33设置在晶体管31的源极扩散层或漏极扩散层上，多层配线结构35设置在插塞33上。进而，接触插塞36设置在多层配线结构35上，金属焊垫37设置在接触插塞36上。金属焊垫37例如包含铜、钨等导电性材料。具有这样的构成的cmos电路50形成在衬底40的第3面f41上。
如图2(b)所示，如果将具有cmos电路50的衬底40接合于具有存储单元阵列11的衬底10上，那么如图6所示，存储单元阵列11及cmos电路50积层在衬底10与衬底40之间。
图6是表示将图5所示的衬底40接合于图3所示的衬底10的情况的剖视图。如果使衬底40反转将第3面f41朝向衬底10的第2面f12接合，那么设置在衬底10上的金属焊垫28与设置在衬底40上的金属焊垫37相互电连接。通过将cmos电路50与存储单元阵列11电连接，能够控制存储单元阵列11。这样，在使cmos电路50及存储单元阵列11对向时，金属焊垫28与金属焊垫37以相互对应的方式配置。
再次参照图2。在将衬底10与衬底40接合之后，如图2(c)所示，从衬底20剥离衬底10。如上所述，由于可分离层30是比衬底10、20脆的材料，所以能够不损伤衬底10、20，而从衬底20剥离衬底10。
其次，也可以对衬底10或衬底40进行加工而形成配线等。例如，图7是表示背栅极电极形成后的半导体存储器的构成的剖视图。在图7中，对衬底10进行研磨，在存储单元阵列11上，形成半导体层61、背栅极绝缘膜62、背栅极电极63、及保护膜64。半导体层61例如包含多晶硅等。背栅极绝缘膜62例如包含氧化硅膜。背栅极电极63例如包含导电性金属。保护膜64例如包含聚酰亚胺等绝缘膜。半导体层61由背栅极绝缘膜62与背栅极电极63而覆盖。半导体层61、背栅极绝缘膜62及背栅极电极63构成mosfet(mosfieldeffecttransistor，mos场效应晶体管)。背栅极电极63接收来自配线层24的电压在半导体层61形成通道，将多个柱状部cl的一端电连接于源极线(未图示)。
在图2(c)中，在将衬底10剥离之后，可将衬底20洗净并再利用。也就是说，在将已经使用的可分离层30去除之后，将新的可分离层30形成在衬底20，重复图1(a)～图2(c)的工序。由此，能够将衬底20不浪费地重复利用。该情况会降低制造成本。
经过以上的工序，完成本实施方式的半导体存储器。此外，所述实施方式的构成之只不过为一例，本实施方式能够应用于其它积层型半导体装置。
根据本实施方式，将衬底10以能够剥离的方式利用可分离层30接合于弹性模量比衬底10高的衬底20上。而且，在衬底20上使衬底10薄膜化之后，将半导体元件形成在衬底10。衬底20包括弹性模量相对较高且刚性较高(较硬)的材料。因此，衬底20例如在像立体型存储单元阵列一样的积层体的制造工序中不那么翘曲，维持大致平坦状态。由此，即便在薄膜化的衬底10形成具有多层膜的积层体，衬底10也接合并支撑于衬底20，所以几乎不翘曲而维持大致平坦状态。例如，立体型存储单元阵列具有将多条字线wl与多个绝缘层51交替地积层而成的积层体，对衬底10施加应力。然而，由于衬底10支撑于弹性模量较高的衬底20，所以几乎不翘曲，根据衬底20的表面维持大致平坦状态。结果，能够抑制制造工序中的衬底10的加工错误、搬送错误、破损等。
另外，在半导体存储器完成之后，可在不施加热负载的状态下，从衬底20剥离衬底10。因此，也可以抑制半导体存储器完成之后的衬底10的翘曲。
(第2实施方式)
图8(a)～图8(c)是表示第2实施方式的半导体存储器的制造方法的剖视图。在第2实施方式中，作为第3衬底的衬底40在接合于衬底10之后被薄膜化。此外，图8(a)～图8(c)表示了接着图1(a)～图2(a)之后的半导体存储器的制造方法。
在经过图1(a)～图2(a)所示的工序之后，如图8(a)所示，将具有cmos电路50的衬底40接合(贴合)于衬底10的第2面f12上。此时，以将cmos电路50连接于存储单元阵列11的方式，将衬底40的第3面f41(设置着cmos电路50的面)朝向第2面f12向衬底10接合。
其次，如图8(b)所示，使用研削法(backsidegrinding)或cmp法对处于与第3面f41相反侧的衬底40的第4面f42进行研磨。由此，将衬底40薄膜化。图8(b)成为与图2(b)实质上相同的构成。
其次，如图2(c)所示，从衬底20剥离衬底10。如上所述，由于可分离层30是比衬底10、20脆的材料，所以能够不损伤衬底10、20地，从衬底20剥离将衬底10。然后，对衬底10或衬底40进行加工而形成配线等。由此，与第1实施方式相同的半导体存储器完成。第2实施方式能够获得与第1实施方式相同的效果。
(第3实施方式)
图9(a)～图9(c)是表示第3实施方式的半导体存储器的制造方法的剖视图。在第3实施方式中，作为第3衬底的衬底40在从衬底10剥离之后被薄膜化。此外，图9(a)～图9(c)表示了接着图1(a)～图2(a)之后的半导体存储器的制造方法。
经过图1(a)～图2(a)所示的工序之后，如图9(a)所示，将具有cmos电路50的衬底40接合(贴合)于衬底10的第2面f12上。此时，以将cmos电路50连接于存储单元阵列11的方式，将衬底40的第3面f41(设置着cmos电路50的面)朝向第2面f12向衬底10接合。
其次，如图9(b)所示，从衬底20剥离衬底10。如上所述，由于可分离层30是比衬底10、20脆的材料，所以能够不损伤衬底10、20地，从衬底20剥离衬底10。
其次，如图9(c)所示，使用cmp法对处于与第3面f41相反侧的衬底40的第4面f42进行研磨。此时，第3面f41侧的半导体元件由树脂带等保护。由此，将衬底40薄膜化。然后，对衬底10或衬底40进行加工而形成配线等，与第1实施方式相同的半导体存储器完成。
在第3实施方式中，衬底40在从衬底20剥离之后被薄膜化。然而，由于此时立体型存储单元阵列等的积层体已经完成，然后不施加热负载，所以即便在第3实施方式中，衬底10、40也不那么翘曲，能够获得与第1实施方式相同的效果。另外，在衬底40的薄膜化之前，从衬底20剥离衬底10。因此，在从衬底20剥离时，相对较厚的衬底40支撑衬底10，能够抑制衬底10的裂痕等。
(第4实施方式)
图10(a)～图10(c)是表示第4实施方式的半导体存储器的制造方法的剖视图。在第4实施方式中，在衬底40的研磨后，进而将作为第4衬底的衬底70接合于衬底40，从衬底20一起剥离衬底10、40与衬底70。此外，图10(a)～图10(c)表示了接着图8(b)之后的半导体存储器的制造方法。
经过图1(a)～图2(a)及图8(a)～图8(b)所示的工序之后，如图10(a)所示，将形成着可分离层80的衬底70接合(贴合)于衬底40的第4面f42上。衬底70可以为与衬底20相同的材料。可分离层80设置在衬底70的第5面f71。衬底70将第5面f71朝向衬底40而接合。可分离层80优选为与可分离层30相同的材料或者比可分离层30硬的材料。例如，在可分离层30、80均为多孔硅的情况下，优选为包含在可分离层80中的多孔少于包含在可分离层30中的多孔。由此，在图10(b)所示的工序中，能够保持使衬底70接合于衬底40的状态，从衬底20剥离衬底10。
其次，如图10(b)所示，从衬底20剥离衬底10、40、70。如上所述，可分离层80是比衬底10、20、40、70脆(弱)但比可分离层30硬的材料。因此，能够不损伤衬底10、20、40、70地，从衬底20剥离衬底10。
其次，如图10(c)所示，从衬底40剥离衬底70。可分离层80是比衬底10、20、40、70脆的材料。因此，能够不损伤衬底10、40、70地，从衬底20剥离衬底70。然后，对衬底10或衬底40进行加工而形成配线等，与第1实施方式相同的半导体存储器完成。在第4实施方式中，衬底10、40也不那么翘曲，能够获得与第1实施方式相同的效果。
此外，衬底20、70可洗净并再利用。也就是说，在将已经使用的可分离层30、80去除之后，将新的可分离层30、80形成在衬底20、70，重复第4实施方式的工序。由此，能够将衬底20、70不浪费地重复利用。
尽管已经描述了某些实施例，但是这些实施例仅是通过示例的方式给出的，并且不意图限制本发明的范围。实际上，本文描述的新颖的方法和系统可以以多种其他形式来体现；此外，在不背离本发明的精神的情况下，可以对本文所述的方法和系统的形式进行各种省略、替代和改变。所附权利要求及其等同物旨在覆盖这些形式或修改，它们属于本发明的范围和精神内。
1.一种半导体装置的制造方法，具备如下步骤：
将具有第1弹性模量的第1衬底(10)接合于第2衬底(20)上，所述第2衬底(20)上具有比所述第1弹性模量高的第2弹性模量；
在所述第1衬底上形成第1半导体元件；以及
将所述第1衬底从所述第2衬底剥离。
2.根据权利要求1所述的半导体装置的制造方法，还具备如下步骤：在将所述第1衬底接合于所述第2衬底之后，
使所述第1衬底薄膜化。
3.根据权利要求1所述的半导体装置的制造方法，还具备如下步骤：在将所述第1衬底接合于所述第2衬底之前，在所述第2衬底上设置第1可分离层(30)，所述第1可分离层(30)使该第1衬底接合于所述第2衬底。
4.根据权利要求2所述的半导体装置的制造方法，还具备如下步骤：在将所述第1衬底接合于所述第2衬底之前，在所述第2衬底上设置第1可分离层(30)，所述第1可分离层(30)使该第1衬底接合于所述第2衬底。
5.根据权利要求1所述的半导体装置的制造方法，其中所述第1衬底为硅单晶，
所述第2衬底为sic、aln、sin或al2o3的单晶、多晶、或者这些材料的混合。
6.根据权利要求2所述的半导体装置的制造方法，其中所述第1衬底为硅单晶，
所述第2衬底为sic、aln、sin或al2o3的单晶、多晶、或者这些材料的混合。
7.根据权利要求3所述的半导体装置的制造方法，其中所述第1衬底为硅单晶，
所述第2衬底为sic、aln、sin或al2o3的单晶、多晶、或者这些材料的混合。
8.根据权利要求3所述的半导体装置的制造方法，其中所述第1可分离层为具有多孔结构的硅或氧化硅膜。
9.根据权利要求1所述的半导体装置的制造方法，其中所述第1半导体元件包含cmos及形成在该cmos上的存储单元阵列。
10.根据权利要求1所述的半导体装置的制造方法，还具备如下步骤：
在第3衬底上形成第2半导体元件，
以将该第2半导体元件连接于所述第1半导体元件的方式，将所述第3衬底接合于所述第1衬底，
并从所述第2衬底剥离所述第1及第3衬底。
11.根据权利要求2所述的半导体装置的制造方法，还具备如下步骤：
在第3衬底上形成第2半导体元件，
以将该第2半导体元件连接于所述第1半导体元件的方式，将所述第3衬底接合于所述第1衬底，
并从所述第2衬底剥离所述第1及第3衬底。
12.根据权利要求3所述的半导体装置的制造方法，还具备如下步骤：
在第3衬底上形成第2半导体元件，
以将该第2半导体元件连接于所述第1半导体元件的方式，将所述第3衬底接合于所述第1衬底，
并从所述第2衬底剥离所述第1及第3衬底。
13.根据权利要求10所述的半导体装置的制造方法，还具备如下步骤：在将所述第3衬底接合于所述第1衬底之后，从所述第2衬底剥离之前，
对所述第3衬底进行研磨。
14.根据权利要求10所述的半导体装置的制造方法，还具备如下步骤：在从所述第2衬底剥离之后，
对所述第3衬底进行研磨。
15.根据权利要求10所述的半导体装置的制造方法，还具备如下步骤：在将所述第3衬底接合于所述第1衬底之后，
使所述第3衬底薄膜化，
将第4衬底(70)接合于所述第3衬底，
从所述第2衬底剥离所述第1、第3及第4衬底，
并进一步从所述第4衬底剥离所述第1及第3衬底。
16.根据权利要求10所述的半导体装置的制造方法，其中所述第1半导体元件为存储单元阵列，
所述第2半导体元件为cmos。
17.根据权利要求15所述的半导体装置的制造方法，其中将所述第4衬底(70)与所述第3衬底之间接合的第2可分离层(80)为多孔硅或氧化硅膜。
18.根据权利要求17所述的半导体装置的制造方法，其中所述第2可分离层(80)是孔比所述第1可分离层少的多孔硅。
技术总结