本发明涉及半导体制造技术领域，尤其涉及一种半导体器件及其形成方法。
背景技术：
在目前的半导体产业中，集成电路产品主要可以分为三大类型：逻辑、存储器和模拟电路，其中存储器在集成电路产品中占了相当大的比例。随着半导体技术的发展，对存储器进行更为广泛的应用，需要将存储器与其他器件同时形成在一个芯片上，以形成嵌入式半导体存储装置。例如将存储器内嵌置于中央处理器平坦进行兼容，并且保持原有的存储器的规格及对应的电学性能。
一般地，需要将存储器与嵌入的标准逻辑装置进行兼容。对于嵌入式半导体器件来说，其通常分为逻辑区和存储器，逻辑区通常包括逻辑器件，存储区则包括存储器件。随着存储技术的发展，出现了各种类型的半导体存储器，例如静态随机存储器(sram，staticrandomaccessmemory)、动态随机存储器(dram，dynamicrandomaccessmemory)、可擦除可编程只读存储器(eorom，erasableprogrammableread-onlymemory)、和闪存(flash)。由于静态随机存储器具有低功耗和轻快工作速度等优点，使得静态随机存储器及其形成方法越来越受到关注。
然而，现有技术中静态随机存储器的电学性能较差。
技术实现要素：
本发明解决的问题是提供一种半导体器件及其形成方法，以提高半导体器件的性能。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供衬底，所述衬底包括若干器件区单元；在所述衬底上形成若干分立排布的鳍部；去除所述器件区单元两侧的所述鳍部的部分厚度。
可选的，去除所述鳍部的部分厚度采用的工艺为干法刻蚀法或湿法刻蚀法。
可选的，所述鳍部去除的厚度与所述鳍部未去除的厚度的百分比为20％～80％。
可选的，形成所述鳍部的步骤包括：在所述衬底上形成第二芯层，在所述第二芯层上形成分立排布第一芯层；在所述第一芯层的侧壁上形成第一牺牲侧墙；以所述第一牺牲侧墙和所述第一芯层为掩膜，刻蚀所述第二芯层，暴露出所述衬底的表面；去除所述第一芯层，以所述第一牺牲侧墙为掩膜，刻蚀所述第二芯层，直至暴露出所述衬底的表面；在刻蚀后的所述第二芯层的侧壁形成第二牺牲侧墙；去除刻蚀后的所述第二芯层；所述第二牺牲侧墙为掩膜，刻蚀部分厚度的衬底，形成所述鳍部。
可选的，在所述衬底上形成所述第二芯层之前，还包括，在所述衬底上形成硬掩膜层。
可选的，所述硬掩膜层为单层结构或叠层结构。
可选的，所述硬掩膜层为叠层结构时，所述硬掩膜层包括第一硬掩膜层和第二硬掩膜层，所述第一硬掩膜层材料与所述第二硬掩膜层的材料不同。
可选的，在所述第二芯层上形成分立排布第一芯层之前，还包括，在所述第二芯层上形成保护层。
可选的，形成所述鳍部之后，还包括：去除所述第二牺牲侧墙。
可选的，去除所述器件区单元两侧的所述鳍部的部分厚度的步骤包括：在所述衬底上形成掩膜层，所述掩膜层的开口暴露出所述器件区单元两侧的所述鳍部的顶部；以所述掩膜层为掩膜，刻蚀去除暴露出的所述鳍部的部分厚度；去除所述掩膜层。
可选的，去除所述器件区单元两侧的所述鳍部的部分厚度之后，还包括：在所述衬底上形成隔离结构。
可选的，所述器件区单元包括下拉晶体管区、传输晶体管区和上拉晶体管区，所述下拉晶体管区和所述传输晶体管区至少共用一个鳍部。
可选的，去除所述器件区单元两侧的所述鳍部的部分厚度之后，还包括：在所述衬底上形成伪栅极结构，所述伪栅极结构横跨所述鳍部。。
可选的，形成所述伪栅极结构后，还包括：在所述衬底上形成光刻胶层，所述光刻胶层的开口暴露出相邻所述器件区单元两侧去除部分厚度的鳍部之间的所述伪栅结构；以所述光刻胶层为掩膜，刻蚀去除相邻所述器件区单元两侧去除部分厚度的鳍部之间的所述伪栅结构，在相邻所述器件区单元两侧的去除部分厚度的鳍部之间形成开口。
可选的，形成所述开口之后，去除所述光刻胶层。
相应的，利用上述形成方法，本发明还提供一种半导体器件，包括：衬底，所述衬底包括若干器件区单元；若干鳍部，分立排布于所述衬底上，且所述器件区单元两侧的所述鳍部的厚度小于所述器件区单元非两侧的所述鳍部的厚度。
与现有技术相比，本发明的技术方案具有以下优点：
在衬底上形成鳍部，去除器件区单元两侧的鳍部的部分厚度，使得器件区单元两侧的鳍部具有较小的高度，这样后续形成伪栅结构的时候，一方面便于相邻器件区单元之间的伪栅结构的切割，另外一方面去除伪栅结构形成金属栅极结构时，不仅不易在相邻器件区单元之间造成伪栅结构的残留，而且便于在被刻蚀去除部分厚度的鳍部上形成质量好的功函数层，从而提高形成的半导体器件的质量。这是由于去除器件区单元两侧的鳍部的部分厚度，使得器件区单元的两侧衬底上具有较小高度的鳍部，在衬底上形成若干个器件区单元后，相邻器件区单元的相邻鳍部具有较小的高度，这样在相邻器件区单元之间进行伪栅结构切割时，伪栅结构需要切割的深度变浅，这就容易形成切割质量好的伪栅结构；同时由于器件区单元两侧的鳍部的高度变小，去除伪栅结构形成金属栅极结构时，伪栅结构就容易被去除掉，不易在相邻器件区单元的相邻鳍部之间造成伪栅结构的残留，这就减少伪栅结构的残留；另外一方面，器件区单元两侧的鳍部高度变小，经过伪栅结构切割后，在相邻器件区单元的相邻鳍部之间形成开口，将伪栅结构替换成金属栅极结构时，器件区单元的两侧的鳍部与开口之间形成沟槽的深宽比变小，沟槽内部结构对金属栅极结构的功函数层的作用力减小，更易于功函数层的形成，从而形成质量好的功函数层，使得形成的半导体器件的性能得到提高。
附图说明
图1是一实施例中半导体器件的结构示意图；
图2至图18是本发明第一实施例中半导体器件形成过程的结构示意图；
图19至图31是本发明第二实施例中半导体器件形成过程的结构示意图。
具体实施方式
目前技术形成的静态随机存储器(sram)的形成较差。
请参考图1，图1为半导体器件的俯视图。衬底100，所述衬底100包括若干器件区单元i，相邻所述器件区单元i沿轴s-s1镜像连接，所述器件区单元i上具有下拉晶体管区110，所述器件区单元i的衬底100表面具有鳍部120，且相邻器件区单元i的下拉晶体管区110上的鳍部120相邻；横跨相邻器件区单元i的相邻鳍部120的伪栅极结构130；对横跨相邻器件区单元i的相邻所述鳍部120的所述伪栅结构130进行切割，至暴露出所述衬底100的表面。
发明人发现，这种方法形成的静态随机存储器的性能差，使用性能不稳定，容易出现半导体器件失效的情况，限制了半导体器件的使用。这时利用掩膜层对伪栅结构进行切割，去除掩膜层未覆盖的伪栅结构时，一方面由于下拉晶体管区相邻的鳍部之间的距离小，伪栅结构不容易被去除掉，从而造成伪栅结构的残留；另外一方面，去除掩膜层未覆盖的伪栅结构形成开口，开口与下拉晶体管区的鳍部之间的距离小，将伪栅结构替换成金属栅极结构时，开口的侧壁与鳍部侧壁之间的沟槽结构对功函数层的作用力强，不易在下拉晶体管区的鳍部上形成质量好的功函数层，从而造成形成的半导体器件的性能不稳定，限制了半导体器件的使用。
发明人研究发现，去除器件区单元两侧的鳍部的部分厚度，使得器件区单元两侧的鳍部具有较小的高度，这样后续形成伪栅结构的时候，一方面便于相邻器件区单元之间的伪栅结构的切割，另外一方面去除伪栅结构形成金属栅极结构时，不仅不易在相邻器件区单元之间造成伪栅结构的残留，而且便于在相邻器件区单元两侧被刻蚀部分厚度的鳍部上形成质量好的功函数层；另外，由于调整了器件区单元两侧的鳍部的高度，使得β比率得到调整，从而改善了静态随机存储器的写入冗余度，从而提高形成的半导体器件的整体性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
第一实施例
图2至图18是本发明第一实施例中半导体器件形成过程的结构示意图。
首先参考图2，提供衬底200，所述衬底200包括若干器件区单元i，所述器件区单元i包括下拉晶体管区210。
图2为衬底200的俯视图。
本实施例中，所述器件区单元i还包括上拉晶体管区220和传输晶体管区230。
图2仅示出了所述半导体器件中相邻的两个器件区单元i，所述器件区单元i沿轴s-s1镜像分布。
本实施例中，若干所述器件区单元i相邻，所述器件区单元i包括下拉晶体管区210，相邻所述器件区单元i的所述下拉晶体管区210相邻。
本实施例中，所述下拉晶体管区210和所述传输晶体管区230共用两个鳍部；其他实施例中，所述下拉晶体管区210和所述传输晶体管区230还可共用一个鳍部、三个等，根据实际的器件需求，形成不同数量的鳍部。
本实施例中，由于所述下拉晶体管区210和所述传输晶体管区230共用两个鳍部，去除所述器件区单元i两侧的所述鳍部的部分厚度时，即去除所述下拉晶体管区210上靠近另一个所述器件区单元i的鳍部的部分厚度，由于所述下拉晶体管区210和所述传输晶体管区230共用两个鳍部，所以去除所述下拉晶体管区210上靠近另一个所述器件区单元i的鳍部的部分厚度时，所述传输晶体管区230上靠近另一个所述器件区单元i的鳍部的部分厚度也被去除。
本实施例中，所述器件区单元i用于形成静态随机存取存储器单元。
其他实施例中，所述器件区单元还可用于形成pmos晶体管或者nmos晶体管。
所述衬底200的材料包括硅、锗、锗化硅、砷化镓、铟镓砷等半导体材料，其中硅材料包括单晶硅、多晶硅或非晶硅。所述衬底200还能够是绝缘体上半导体结构，所述绝缘体上半导体结构包括绝缘体及位于绝缘体上的半导体材料层，所述半导体材料层的材料包括硅、锗、锗化硅、砷化镓、铟镓砷等半导体材料。
本实施例中，所述衬底200的材料为单晶硅。
参考图3至图4，在所述衬底200上形成若干分立排布的鳍部300。
图3是图4的俯视图，图4是图3沿着剖线a-a的剖视图。
本实施例中，以在所述器件区单元i上形成fin122sram为例说明；其他实施例中，在所述器件区单元i形成fin131sram或fin132sram等；其中fin122sram表示sram中上拉晶体管区上具有1个鳍部；下拉晶体管区上有2个鳍部；传输晶体管区上有2个鳍部。那么fin131sram或fin132sram表示的含义以此类推。
本实施例中，所述下拉晶体管区210上具有2个鳍部，分别为第一鳍部310和第二鳍部320，相邻所述器件区单元i上的所述第一鳍部310相邻。
本实施例中，所述下拉晶体管区210和所述传输晶体管区230共用两个鳍部，即所述传输晶体管区230上具有2个鳍部，分别为第一鳍部310和第二鳍部320。
本实施例中，所述鳍部300还包括分别位于所述上拉晶体管区220上的第三鳍部330。
本实施例中，刻蚀所述器件区单元i两侧的鳍部的部分厚度，即刻蚀靠近相邻所述器件区单元i的所述下拉晶体管区210上的所述第一鳍部310的部分厚度。
本实施例中，形成所述鳍部300的具体过程参考图5至图10。
参考图5，在所述衬底200上形成第二芯层202，在所述第二芯层202上形成分立排布第一芯层201。
本实施例中，所述第一芯层201的材料为无定形硅；其他实施例中，所述第一芯层201的材料还可为无定形硅、无定形碳或氮化硅、氧化硅中的一种或多种组合。
本实施例中，所述第一芯层201和所述第二芯层202采用相同的材料；其他实施中，所述第一芯层201的材料还可与所述第二芯层202的材料不同。
本实施例中，所述第二芯层202的材料为无定形硅；其他实施例中，所述第二芯层202的材料还可为无定形硅、无定形碳或氮化硅、氧化硅中的一种或多种组合。
本实施例中，采用化学气相沉积的方式在所述衬底200上形成第二芯层202；其他实施例中，还可采用原子气相沉积的方式或者物理气相沉积的方式形成所述第二芯层202。
参考图6，在所述第一芯层201的侧壁上形成第一牺牲侧墙2011。
本实施例中，所述第一牺牲侧墙2011采用氮化硅；其他实施例中，所述第一牺牲侧墙2011还可采用氮化硅和氮氧化硅的组合或者氧化硅和氮氧化硅的组合或者碳化硅与氮氧化硅的组合或者硅的金属氧化物之间的组合或单层的氮化硅或碳化硅等。
本实施例中，先在所述第一芯层201上以及所述第二芯层202上化学气相沉积所述第一牺牲侧墙2011的材料，而后回刻蚀所述第一牺牲侧墙2011的材料，在所述第一芯层201的侧壁上形成所述第一牺牲侧墙2011。
本实施例中，采用干法刻蚀所述第一牺牲侧墙2011的材料，在所述第一芯层201的侧壁上形成所述第一牺牲侧墙2011，所述干法刻蚀的工艺参数为：采用含氟的气体(例如ch3f、ch2f2或chf3)、氩气和氧气，在刻蚀功率为200w～400w，刻蚀腔体的压强为30mtorr～200mtorr，刻蚀温度为40℃～60℃。
参考图7，以所述第一牺牲侧墙2011和所述第一芯层201为掩膜，刻蚀所述第二芯层202，暴露出所述衬底200的表面。
本实施例中，采用干法刻蚀所述第二芯层202；其他实施例中，还可采用湿法刻蚀所述第二芯层202。
本实施例中，采用干法刻蚀所述第二芯层202，具体干法刻蚀的工艺参数包括采用的刻蚀气体包括hbr和ar，其中，hbr的流速为10sccm～1000sccm，ar的流速为10sccm～1000sccm。
参考图8，去除所述第一芯层201，以所述第一牺牲侧墙2011为掩膜，刻蚀所述第二芯层202，直至暴露出所述衬底200的表面。
本实施例中，采用干法刻蚀去除所述第一芯层201，具体的干法刻蚀工艺参数包括采用的气体包括cf4气体、ch3f气体和o2，cf4气体的流量为5sccm～100sccm，ch3f气体的流量为8sccm～50sccm，o2的流量为10sccm～100sccm，腔室压强为10mtorr～2000mtorr，射频功率为50w～300w，偏置电压为30v～100v，时间为4秒～50秒。
参考图9，去除所述第一牺牲侧墙2011，在刻蚀后的所述第二芯层202的侧壁形成第二牺牲侧墙2021。
本实施例中，所述第二牺牲侧墙2021的材料为氮化硅；其他实施例中，所述第二牺牲侧墙2021还可采用氮化硅和氮氧化硅的组合或者氧化硅和氮氧化硅的组合或者碳化硅与氮氧化硅的组合或者硅的金属氧化物之间的组合或单层的氮化硅或碳化硅等。
本实施例中，所述第二牺牲侧墙2021的材料与所述第一牺牲侧墙2011的材料相同；其他实施例中，所述第二牺牲层2021和所述第一牺牲侧墙2011的材料还可不相同。
本实施例中，形成所述第二牺牲侧墙2021的工艺与所述第一牺牲侧墙2011的形成工艺相同，这里不再累赘说明。
参考图10，去除刻蚀后的所述第二芯层202。
本实施例中，采用干法刻蚀去除所述第二芯层202；其他实施例中，还可采用湿法刻蚀去除所述第二芯层202。
以所述第二牺牲侧墙2021为掩膜，刻蚀部分厚度的衬底200，形成所述鳍部300(参考图4)，去除所述第二牺牲侧墙2021。
本实施例中，刻蚀部分厚度的所述衬底200形成所述鳍部300的工艺采用为各向异性的干法刻蚀工艺，所述干法刻蚀工艺的参数包括：采用的刻蚀气体包括hbr和ar，其中，hbr的流速为10sccm～1000sccm，ar的流速为10sccm～1000sccm。
去除所述器件区单元i两侧的所述鳍部的部分厚度，具体过程参考图11至图12。
本实施例中，刻蚀所述鳍部的部分厚度，该厚度的方向是平行于鳍部的延伸方向，鳍部的延伸方向与衬底的表面垂直。
本实施例中，鳍部的高度与厚度的方向相同。
参考图11，在所述衬底200上形成掩膜层400，所述掩膜层400的开口暴露出所述器件区单元i两侧的鳍部即位于所述下拉晶体管区210的所述第一鳍部310和位于所述传输晶体管区230的所述第一鳍部310。
所述掩膜层400的材料包括：氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
所述掩膜层400的形成方法包括：在所述衬底200上初始掩膜层(未图示)；在所述初始掩膜层表面形成图形化层(未图示)，所述图形化层暴露出部分初始掩膜层的表面；以所述图形化层为掩膜，刻蚀所述初始掩膜层，在在所述衬底200上形成所述掩膜层400。
参考图12，以所述掩膜层400为掩膜，刻蚀去除暴露出的所述第一鳍部310的部分厚度，去除所述掩膜层400。
本实施例中，刻蚀所述第一鳍部310的部分厚度的工艺为干法刻蚀；其他实施例中，还可采用湿法刻蚀工艺刻蚀所述第一鳍部300的部分厚度。
本实施例中，所述第一鳍部310去除的厚度与所述第一鳍部310未去除的厚度的百分比为20％～80％；当所述第一鳍部310去除的厚度与所述第一鳍部310未去除的厚度的百分比为小于20％，这就表示所述第一鳍部310去除的厚度少，相邻所述第一鳍部310之间的伪栅结构还是没有办法去除干净，还是容易造成伪栅结构的残留，从而影响形成的半导体器件的性能；当所述第一鳍部310去除的厚度与所述第一鳍部310未去除的厚度的百分比为大于80％时，此时所述第一鳍部310去除的厚度太多，导致第一鳍部310失效。
本实施例中，刻蚀所述第一鳍部310的部分厚度的工艺参数包括：采用干法刻蚀，所述干法刻蚀工艺参数包括采用cf4气体、氢气(h2)、氧气(o2)、ch3f气体以及氦气(he)作为刻蚀气氛，其中所述cf4气体的流量为10～300sccm、所述氢气(h2)的气体流量为20～500sccm、所述氧气(o2)的气体流量为5～2005sccm、所述ch3f气体的气体流量为60～800sccm、所述氦气(he)的气体流量为60～200sccm，反应时间为5～150s；反应温度为35～75℃。
本实施例中，所述器件区单元i两侧的所述鳍部的部分厚度被去除，即所述第一鳍部310的部分厚度被去除，这样所述第一鳍部310的高度小于所述第二鳍部320的高度和所述第三鳍部330的高度。这样在所述衬底200上形成若干个所述器件区单元i后，相邻的所述器件区单元i之间具有较小高度的鳍部，后续形成横跨鳍部的伪栅结构后，需要在相邻的所述器件区单元i的所述下拉晶体管区210之间进行伪栅结构切割，而形成开口，由于相邻的所述器件区单元i的所述下拉晶体管区210相邻的鳍部的高度变小，这样一方面便于伪栅结构的切割，容易形成切割质量好的伪栅结构；另外一方面，由于相邻的所述器件区单元i的所述下拉晶体管区210相邻的鳍部的高度变小，去除形成的伪栅结构形成金属栅极结构时，相邻的所述器件区单元i的所述下拉晶体管区210上所述第一鳍部310与开口之间形成沟槽的深宽比变小，沟槽内部结构对金属栅极结构的形成的作用力小，便于形成质量好的功函数层，从而提高形成的半导体器件的质量。
参考图13，在所述衬底200上形成隔离结构500。
本实施例中，在所述衬底200上形成隔离结构500；其他实施例中，还可不形成所述隔离结构500。
本实施例中，所述隔离结构500为浅沟槽隔离结构(sti)，采用现有的工艺形成所述隔离结构500。
参考图14至图15，在所述衬底200上形成伪栅极结构600，所述伪栅极结构600横跨所述鳍部300。
图15是图14的俯视图，图14是图15在剖线a-a的剖视图。
本实施例中，形成所述伪栅结构600的方法包括：在所述衬底200和所述鳍部300的部分表面形成栅极氧化层(图中未画出)，在所述栅极氧化层上形成栅介质层，在所述栅介质层上形成图形化层，所述图形化层覆盖需要形成所述伪栅结构600的对应区域；以图形化层为掩膜，刻蚀所述栅介质层以及所述栅极氧化层，直至暴露出所述衬底200。
参考图16，在所述衬底200上形成光刻胶层700，所述光刻胶层700的开口暴露出相邻器件区单元i的相邻所述下拉晶体管区210的所述第一鳍部310之间的所述伪栅结构600。
本实施例中，所述光刻胶层700的开口还暴露出所述传输晶体管区230的所述第二鳍部320和所述上拉晶体管区220的所述第三鳍部330之间的所述伪栅结构600。
本实施例中，所述光刻胶层700的材料为氟化氪(krf)；其他实施例中，还可以采用氟化氩(arf)。
参考图17至图18，以所述光刻胶层700掩膜，刻蚀所述光刻胶层700的开口暴露出相邻器件区单元i的相邻所述下拉晶体管区210的所述第一鳍部310之间的所述伪栅结构600，至暴露出所述衬底200表面，在相邻器件区单元i的相邻所述下拉晶体管区210之间开口240，去除所述光刻胶层700。
图17是图18的俯视图，图18是图17在剖线a-a的剖视图。
本实施例中，由于相邻所述器件区单元i的相邻的所述下拉晶体管区210上的所述第一鳍部310的部分厚度被刻蚀掉，所述开口240两侧的所述第一鳍部310的高度较小，一方面后续去除所述伪栅结构600替换替换成金属栅极时，所述开口240侧壁与所述第一鳍部310之间形成的沟槽的深宽比变小，这样就容易去除所述开口240与所述第一鳍部310之间的伪栅结构600，不容易造成伪栅结构的残留，便于提高形成的半导体器件的质量；同时，由于所述开口240侧壁与所述第一鳍部310之间形成的沟槽的深宽比变小，所述开口240和所述第一鳍部310之间的结构内部对后续形成功函数层的作用力减小，从而便于功函数层在鳍部上形成，使得形成的功函数层的质量得到提高，这样使得形成的半导体器件的性能和稳定性得到提高；另外一方面，由于所述第一鳍部310的高度改变，此时的β比率得到调整，从而实现了改善了静态随机存储器的写入冗余度，提高形成的半导体器件的整体性能。
本实施例中，采用干法刻蚀，以所述光刻胶层700刻蚀去除所述相邻器件区单元i的所述下拉晶体管区210之间的伪栅结构600，至暴露出所述衬底200表面。
本实施例中，所述干法刻蚀的工艺参数包括采用四氟化碳、六氟化硫外加氮气和氧气作为刻蚀气氛，其中所述四氟化碳的气体流量范围是50～2005sccm，所述六氟化硫的气体流量为5～500sccm，所述氮气的气体流量为6～300sccm，所述氧气的气体流量为1～250sccm，刻蚀压强为1～150毫托，刻蚀处理时间为10～2000s，电压为50～300v，功率为200～500w。
利用上述方法，本发明还提供一种半导体器件，包括：衬底200，所述衬底200包括若干器件区单元i，所述器件区单元i包括：所述器件区单元i上具有下拉晶体管区210，相邻所述器件区单元i的所述下拉晶体管区210相邻；若干鳍部300，位于所述衬底200上，且所述器件区单元i两侧的所述鳍部厚度小于所述器件区单元i非两侧的所述鳍部厚度。
本实施例中，所述第一鳍部310的高度小于所述第二鳍部320和所述第三鳍部330的高度。
第二实施例
本实施例与第一实施例的差别在于鳍部的形成过程不同。
首先参考图3，提供衬底200，所述衬底包括若干器件区单元i，所述器件区单元i包括下拉晶体管区210，相邻所述器件区单元i的所述下拉晶体管区210相邻。
在所述衬底200上形成若干分立排布的鳍部300，形成所述鳍部300的过程参考图19至图31。
参考图19，在所述衬底200上形成硬掩膜层800。
本实施例中，在形成所述第二芯层202在所述衬底200上形成所述硬掩膜层800；其他实施例中，还可在形成所述第二芯层202之前，不在所述衬底200上形成所述硬掩膜层800。
本实施例中，所述硬掩膜层800为叠层结构；其他实施例中，所述硬掩膜层800还可为单层结构。
本实施例中，所述硬掩膜层800包括第一硬掩膜层810和第二硬掩膜层820。
本实施例中，在形成所述第二芯层之前形成所述硬掩膜层800的目的一方面是保护所述衬底200的表面在后续的工艺中不遭到损伤，从而提高形成的鳍部的表面质量；另一方面利用形成叠层结构的所述硬掩膜层800便于鳍部的区分，为后续去除器件区单元两侧的鳍部的部分厚度做准备。
本实施例中，在所述衬底200上形成所述第一硬掩膜层810，在所述第一硬掩膜层810上形成所述第二硬掩膜层820，所述第一硬掩膜810和所述第二硬掩膜层820的形成没有先后顺序；其他实施例中，在所述衬底200上形成所述第二硬掩膜层820，在所述第二硬掩膜层820上形成所述第一硬掩膜层810。
本实施例中，所述第一硬掩膜层810的材料与所述第二硬掩膜层820的材料不同。
本实施例中，所述第一硬掩膜层810的材料为氮化硅；其他实施例中，所述第一硬掩膜层810的材料为氮氧化硅、碳氮化硅、碳氧化硅、硅或锗硅中的一种或多种组合。
本实施例中，所述第二硬掩膜层820的材料为碳氧化硅；其他实施例中，所述第二硬掩膜层820的材料为氮氧化硅、碳氮化硅、氮化硅、硅或锗硅中的一种或多种组合。
本实施例中，采用化学气相沉积法形成所述第一硬掩膜层810和所述第二硬掩膜层820。
其他实施例中，还可采用物理气相沉积法或原子层气相沉积法形成所述第一硬掩膜层810和所述第二硬掩膜层820。
参考图20，在所述硬掩膜层800上形成所述第二芯层202。
本实施例中，所述第二芯层202的材料为无定形硅，采用化学气相沉积工艺形成所述第二芯层202。
参考图21，在所述第二芯层202上形成保护层900。
本实施例中，在所述第二芯层202上形成所述保护层900；其他实施例中，还可不在所述第二芯层202上形成所述保护层900。
本实施例中，所述保护层900的材料为氮化硅；其他实施例中，还可是氧化硅、碳化硅等。
本实施例中，在所述第二芯层202上形成所述保护层900的目的是保护所述第二芯层202的表面不受到损伤，便于图形的准确传递，提高形成的半导体器件的性能。
参考图22，在所述保护层900上形成分立排布的所述第一芯层201。
本实施例中，形成所述第一芯层201的过程与第一实施例中相同，这里不再累赘说明。
参考图23，在所述第一芯层201的侧壁上形成第一牺牲侧墙2011。
本实施例中，所述第一牺牲侧墙2011的材料为氧化硅。
本实施例中，也是先在所述衬底200上沉积所述第一牺牲侧墙2011的材料，再回刻蚀第一牺牲侧墙2011材料，在所述第一芯层201的侧壁上形成所述第一牺牲侧墙2011。
参考图24，以所述第一牺牲侧墙2011和所述第一芯层201为掩膜，依次刻蚀所述保护层900、所述第二芯层202及所述第二硬掩膜层820，暴露出所述第一硬掩膜层810的表面。
本实施例中，采用干法刻蚀依次刻蚀所述保护层900、所述第二芯层202及所述第二硬掩膜层820；其他实施例中，还可采用湿法刻蚀依次刻蚀所述保护层900、所述第二芯层202及所述第二硬掩膜层820。
参考图25，去除所述第一芯层201，以所述第一牺牲侧墙2011为掩膜，依次刻蚀所述保护层900、所述第二芯层202，至露出所述第二硬掩膜层820的表面，去除所述第一牺牲侧墙2011。
本实施例中，刻蚀所述保护层900、所述第二芯层202的工艺为干法刻蚀工艺；其他实施例中，还可采用湿法刻蚀工艺。
参考图26，在刻蚀后的所述第二芯层202的侧壁形成第二牺牲侧墙2021。
本实施例中，所述第二牺牲侧墙2021的材料采用碳化硅。
本实施例中，形成所述第二牺牲侧墙2021的过程也是先沉积所述第二牺牲侧墙2021材料，之后再回刻蚀所述第二牺牲侧墙2021材料，在刻蚀后的所述保护层900和所述第二芯层202的侧壁形成第二牺牲侧墙2021。
参考图27，去除刻蚀后的所述保护层900和所述第二芯层202。
本实施例中，采用干法刻蚀去除刻蚀后的所述保护层900和所述第二芯层202；其他实施例中，还可采用湿法刻蚀。
参考图28，所述第二牺牲侧墙2021为掩膜，刻蚀所述第一硬掩膜层810，至暴露出所述衬底200的表面。
参考图29，去除所述第二牺牲侧墙2021，以所述第一硬掩膜层801和所述第二硬掩膜层820为掩膜，刻蚀部分厚度的衬底200，形成所述鳍部300，去除所述第二牺牲侧墙2021。
本实施例中，所述下拉晶体管区的所述第一鳍部310的顶部只有第一硬掩膜层810，所述第二鳍部320和所述第三鳍部330的顶部都具有两层所述硬掩膜层800，这样便于将所述第一鳍部310和所述第二鳍部320、第三鳍部330进行区分。
本实施例中，需要将所述器件区单元i两侧的所述第一鳍部310的部分厚度刻蚀掉。所述第一鳍部310是与下一个所述器件区单元i两侧的所述第一鳍部310是相邻的。
本实施例中，将所述第一鳍部310的高度变小，一方面便于β比率的调整，改善器件的写入冗余度；另外一方面，相邻所述器件区单元i的相邻所述第一鳍部310的高度小，去除相邻的所述第一鳍部310之间的部分伪栅结构时，由于第一鳍部310的高度变小，伪栅结构就容易去除干净，不易造成伪栅结构的残留；同时形成功函数层的时候，也便于在所述第一鳍部310上形成质量好的功函数层。
参考图30，去除所述第一鳍部310顶部的所述第一硬掩膜层810。
参考图31，在所述衬底200上形成所述掩膜层400，所述掩膜层400的开口暴露出所述鳍部300的顶部表面，刻蚀暴露出的所述鳍部300的部分厚度，去除所述掩膜层400。
本实施例中，所述掩膜层400暴露出所述第一鳍部310的顶部表面。
本实施例中，刻蚀部分厚度的所述鳍部300的工艺与第一实施例中相同，这里不再累赘说明。
去除所述第二硬掩膜层820和所述第一硬掩膜层810形成鳍部300(参考图12)。
形成鳍部之后，从在所述衬底200上形成隔离结构500至形成伪栅结构，并对伪栅结构进行切割的过程参考图13至图18。
利用上述方法，本发明还提供一种半导体器件，包括：衬底200，所述衬底200包括若干器件区单元i，所述器件区单元i包括：所述器件区单元i上具有下拉晶体管区210，相邻所述器件区单元i的所述下拉晶体管区210相邻；若干鳍部300，位于所述衬底200上，所述器件区单元i两侧的所述鳍部的厚度小于所述器件区单元i非两侧的所述鳍部的厚度。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
1.一种半导体器件的形成方法，其特征在于，包括：
提供衬底，所述衬底包括若干器件区单元；
在所述衬底上形成若干分立排布的鳍部；
去除所述器件区单元两侧的所述鳍部的部分厚度。
2.如权利要求1所述的形成方法，其特征在于，去除所述鳍部的部分厚度采用的工艺为干法刻蚀法或湿法刻蚀法。
3.如权利要求1所述的形成方法，其特征在于，所述鳍部去除的厚度与所述鳍部未去除的厚度的百分比为20％～80％。
4.如权利要求1所述的形成方法，其特征在于，形成所述鳍部的步骤包括：在所述衬底上形成第二芯层，在所述第二芯层上形成分立排布第一芯层；
在所述第一芯层的侧壁上形成第一牺牲侧墙；
以所述第一牺牲侧墙和所述第一芯层为掩膜，刻蚀所述第二芯层，至暴露出所述衬底的表面；
去除所述第一芯层，以所述第一牺牲侧墙为掩膜，刻蚀所述第二芯层，直至暴露出所述衬底的表面；
在刻蚀后的所述第二芯层的侧壁形成第二牺牲侧墙；
去除刻蚀后的所述第二芯层；
所述第二牺牲侧墙为掩膜，刻蚀部分厚度的衬底，形成所述鳍部。
5.如权利要求4所述的形成方法，其特征在于，在所述衬底上形成所述第二芯层之前，还包括：在所述衬底上形成硬掩膜层。
6.如权利要求5所述的形成方法，其特征在于，所述硬掩膜层为单层结构或叠层结构。
7.如权利要求6所述的形成方法，其特征在于，所述硬掩膜层为叠层结构时，所述硬掩膜层包括第一硬掩膜层和第二硬掩膜层，所述第一硬掩膜层材料与所述第二硬掩膜层的材料不同。
8.如权利要求4所述的形成方法，其特征在于，在所述第二芯层上形成分立排布第一芯层之前，还包括：在所述第二芯层上形成保护层。
9.如权利要求4所述的形成方法，其特征在于，形成所述鳍部之后，还包括：
去除所述第二牺牲侧墙。
10.如权利要求1所述的形成方法，其特征在于，去除所述器件区单元两侧的所述鳍部的部分厚度的步骤包括：
在所述衬底上形成掩膜层，所述掩膜层的开口暴露出所述器件区单元两侧的所述鳍部的顶部；
以所述掩膜层为掩膜，刻蚀去除暴露出的所述鳍部的部分厚度；
去除所述掩膜层。
11.如权利要求1所述的形成方法，其特征在于，去除所述器件区单元两侧的所述鳍部的部分厚度之后，还包括：在所述衬底上形成隔离结构。
12.如权利要求1所述的形成方法，其特征在于，所述器件区单元包括下拉晶体管区、传输晶体管区和上拉晶体管区，所述下拉晶体管区和所述传输晶体管区至少共用一个鳍部。
13.如权利要求1所述的形成方法，其特征在于，去除所述器件区单元两侧的所述鳍部的部分厚度之后，还包括：在所述衬底上形成伪栅极结构，所述伪栅极结构横跨所述鳍部。
14.如权利要求13所述的形成方法，其特征在于，形成所述伪栅极结构后，还包括：在所述衬底上形成光刻胶层，所述光刻胶层的开口暴露出相邻所述器件区单元两侧去除部分厚度的鳍部之间的所述伪栅结构，以所述光刻胶层为掩膜，刻蚀去除相邻所述器件区单元两侧去除部分厚度的鳍部之间的所述伪栅结构，在相邻所述器件区单元两侧的去除部分厚度的鳍部之间形成开口。
15.如权利要求14所述的形成方法，其特征在于，形成所述开口之后，去除所述光刻胶层。
16.一种如权利要求1-15任一所述的形成方法形成的半导体器件，其特征在于，包括：
衬底，所述衬底包括若干器件区单元；
若干鳍部，分立排布于所述衬底上，且所述器件区单元两侧的所述鳍部的厚度小于所述器件区单元非两侧的所述鳍部的厚度。
技术总结