本公开涉及一种半导体装置封装，且更确切地说，涉及一种半导体装置封装和其制造方法。
背景技术：
半导体装置封装可包含用于外部连接的一些连接元件，例如导电衬垫、凸块或焊盘。半导体装置封装可通过焊接材料来安装或组装到印刷电路板(printcircuitboard；pcb)或系统板。半导体装置封装接合到pcb的可靠性可通过半导体装置封装的连接元件的焊接程度确定。连接元件的相对虚焊程度可不利地影响组合件的性能或可靠性。
技术实现要素：
在一些实施例中，本公开公开一种半导体装置封装。半导体装置封装包含衬底、半导体装置和密封体。衬底包含钝化层、第一导电层和阻挡层。钝化层具有大体上竖直侧壁。第一导电层安置于钝化层上。阻挡层安置于钝化层和第一导电层上。阻挡层包含大体上倾斜侧壁。
在一些实施例中，本公开公开一种半导体装置封装。半导体装置封装包含衬底、半导体装置和密封体。衬底包含钝化层、第一导电层、第二导电层和阻挡层。钝化层具有大体上竖直侧壁。第一导电层安置于钝化层上。第二导电层安置于第一导电层上。阻挡层安置于第二导电层上且与第一导电层直接接触。
在一些实施例中，本公开公开一种衬底。衬底包含具有大体上水平侧壁和大体上倾斜侧壁的阻挡层。
附图说明
当结合附图阅读时，易于根据以下详细描述理解本公开的一些实施例的各方面。应注意，各种结构可能未按比例绘制，且出于论述清楚起见，可任意增大或减小各种结构的尺寸。
图1说明根据本公开的一些实施例的的半导体装置封装的底视图。
图1a说明根据本公开的一些实施例的半导体装置封装的横截面图。
图1b说明如图1a中所示的虚线圆a中的结构的放大视图。
图1c说明图1b的颠倒视图。
图1d说明如图1a中所示的虚线圆a中的结构的放大视图。
图1e说明如图1a中所示的虚线圆a中的结构的放大视图。
图1f说明如图1a中所示的虚线圆a中的结构的放大视图。
图1g说明如图1a中所示的虚线圆a中的结构的放大视图。
图1h说明如图1a中所示的虚线圆a中的结构的放大视图。
图1i说明根据本公开的一些其它实施例的半导体装置封装的连接元件的放大视图。
图2a说明包含安装在衬底上的半导体装置封装的组合件。
图2b说明如图2a中所示的虚线圆b中的结构的放大视图。
图2c说明如图2a中所示的虚线圆b中的结构的放大视图。
图2d说明如图2a中所示的虚线圆b中的结构的放大视图。
图2e说明如图2a中所示的虚线圆b中的结构的放大视图。
图2f说明如图2a中所示的虚线圆b中的结构的放大视图。
图2g说明如图2a中所示的虚线圆b中的结构的放大视图。
图2h说明根据本公开的一些其它实施例的如图2a中所示的虚线圆b中的结构的放大视图。
图3说明根据本公开的一些实施例的一些半导体装置封装的板件或带状物的横截面图。
图3'说明根据本公开的一些实施例的一些半导体装置封装的板件或带状物的横截面图。
图3a、图3b、图3c、图3d、图3e、图3f、图3g、图3h和图3i说明如图3中所示的制造半导体装置封装的方法。
图3a、图3b、图3c、图3d、图3e、图3f、图3j、图3k和图3l说明如图3'中所示的制造半导体装置封装的方法。
图4说明根据本公开的一些实施例的一些半导体装置封装的板件或带状物的横截面图。
图4a、图4b、图4c、图4d、图4e、图4f、图4g和图4h说明如图4中所示的制造半导体装置封装的方法。
图5说明根据本公开的一些实施例的一些半导体装置封装的板件或带状物的横截面图。
图5a、图5b、图5c、图5d、图5e、图5f、图5g和图5h说明如图5中所示的制造半导体装置封装的方法。
图6说明根据本公开的一些实施例的一些半导体装置封装的板件或带状物的横截面图。
图6a、图6b、图6c、图6d、图6e、图6f、图6g和图6h说明如图6中所示的制造半导体装置封装的方法。
图7说明根据本公开的一些实施例的一些半导体装置封装的板件或带状物的横截面图。
图7a、图7b、图7c、图7d、图7e、图7f、图7g和图7h说明如图7中所示的制造半导体装置封装的方法。
具体实施方式
贯穿图式和详细描述使用共同参考标号来指示相同或类似组件。根据以下结合附图作出的详细描述将容易地理解本公开的实施例。
下文详细论述本公开的实施例。然而，应了解，本公开提供可在各种具体上下文中体现的多个适用的概念。所论述的具体实施例仅仅是说明性的且并不限制本公开的范围。
为了满足增大i/o计数的要求，应增大衬底的介电层的数目。在一些比较性实施例，核心衬底的制造工艺可包含以下阶段。首先，提供具有安置在核心的两侧上的两个铜箔的核心。随后，多个介电层和多个电路层形成或堆叠在两个铜箔上。一个电路层可嵌入在一个对应的介电层中。因此，核心衬底可包含多个堆叠介电层和在核心的两侧上嵌入在介电层中的多个电路层。由于此类核心衬底的电路层的线宽/线距(l/s)可大于或等于10微米(μm)/10μm，此类核心衬底的介电层的数目相对较大。虽然此类核心衬底的制造成本相对较低，但此类核心衬底的电路层和介电层的制造良率也相对较低，且因此，此类核心衬底的良率相对较低。
本公开的至少一些实施例提供具有良率与制造成本的有利妥协的布线结构。本公开的至少一些实施例进一步提供用于制造布线结构的技术。
图1说明半导体装置封装的底视图。连接元件15a和15b安置于衬底上。连接元件15a包围衬底的外围。连接元件15b安置于衬底的内部部分中。图1说明连接元件15a位于半导体装置封装1的相对外围部分处。图1b说明连接元件15a围绕半导体装置封装1的边缘部分。
图1a说明根据本公开的一些实施例的半导体装置封装1的横截面图。半导体装置10安置于另一半导体装置11上。半导体装置11安置于重布层(rdl)12上。半导体装置10经由导线13电连接到rdl12。密封体14安置于衬底上。密封体14密封半导体装置10和11。连接元件15形成于rdl12下方。连接元件15包含连接元件15a和15b。
图1b说明如图1a中所示的虚线圆a中的结构的放大视图。图1b说明rdl12和在衬底的最外侧处位于半导体装置封装1的最外侧处的连接元件15a。图1b说明rdl12和在半导体装置封装1的相对外围部分处的连接元件15a。图1b说明rdl12和围绕半导体装置封装1的边缘部分的连接元件15a。提供钝化层20。导电层21安置于钝化层20下方。另一导电层22安置于导电层21下方。导电层22包围钝化层20。导电层22邻接于钝化层20。导电层22与钝化层20直接接触。导电层22邻接于导电层21。导电层22与导电层21直接接触。导电层21和22包括相同材料。
导电层22具有大体上倾斜侧壁22s。导电层22具有大体上竖直侧壁22v。导电层22具有大体上水平侧壁22h1。导电层22具有另一大体上水平侧壁22h2。大体上倾斜侧壁22s连接到大体上水平侧壁22h1。大体上倾斜侧壁22s连接到大体上竖直侧壁22v。大体上竖直侧壁22v连接到大体上水平侧壁22h2。大体上水平侧壁22h2具有横向表面221。
阻挡层23安置于导电层22下方。导电层22安置于导电层21与阻挡层23之间。阻挡层23包围导电层22。阻挡层23封闭导电层22。导电层22邻接于阻挡层23。导电层22与阻挡层23直接接触。阻挡层23安置于导电层21下方。阻挡层23由无电极镀覆形成。大体上水平侧壁23h2具有横向表面231。横向表面221与横向表面231共面。
阻挡层23具有大体上倾斜侧壁23s。阻挡层23具有大体上竖直侧壁23v。阻挡层23具有大体上水平侧壁23h1。阻挡层23具有另一大体上水平侧壁23h2。大体上倾斜侧壁23s连接到大体上水平侧壁23h1。大体上倾斜侧壁23s连接到大体上竖直侧壁23v。大体上竖直侧壁23v连接到大体上水平侧壁23h2。
导电层22并不连续地包围导电层21。导电层22具有彼此分隔开的两个部分。导电层21具有大体上倾斜侧壁21s。阻挡层23与导电层21直接接触。阻挡层23的一部分与大体上倾斜侧壁21s直接接触。
导电层21与阻挡层23之间的粘着性比导电层22与钝化层20之间的粘着性更好。由于导电层22与钝化层20之间的粘着性较差，剥落可出现在导电层22与钝化层20之间的界面处。这导致邻接于钝化层20形成较少阻挡层23。因此，大体上倾斜侧壁21s上的阻挡层23的厚度可大于大体上竖直侧壁23v的阻挡层23的厚度。
核心层24安置于钝化层20上。导电层22延伸到核心层24中。另一钝化层20安置于核心层24上。钝化层20具有横向表面201。横向表面201与横向表面221和横向表面231共面。横向表面201、横向表面221和横向表面231位于衬底的最外侧处。另一导电层21安置于钝化层20上。
图1c说明图1b的颠倒视图。图1c说明rdl12和在衬底的最外侧处位于半导体装置封装1的最外侧处的连接元件15a。图1c说明rdl12和在半导体装置封装1的相对外围部分处的连接元件15a。图1c说明rdl12和围绕半导体装置封装1的边缘部分的连接元件15a。提供导电层21。钝化层20安置于导电层21上。核心层24安置于钝化层20上。钝化层20安置于核心层24上。导电层21安置于钝化层20上。导电层22安置于导电层21上。阻挡层23安置于导电层22上。导电层22安置于导电层21与阻挡层23之间。导电层22延伸到核心层24中。
导电层22邻接于钝化层20。导电层22与钝化层20直接接触。导电层22邻接于导电层21。导电层22与导电层21直接接触。导电层21和22包括相同材料。
导电层22具有大体上倾斜侧壁22s。导电层22具有大体上竖直侧壁22v。导电层22具有大体上水平侧壁22h1。导电层22具有另一大体上水平侧壁22h2。大体上倾斜侧壁22s连接到大体上水平侧壁22h1。大体上倾斜侧壁22s连接到大体上竖直侧壁22v。大体上竖直侧壁22v连接到大体上水平侧壁22h2。大体上水平侧壁22h2具有横向表面221。
阻挡层23包围导电层22。阻挡层23封闭导电层22。导电层22邻接于阻挡层23。导电层22与阻挡层23直接接触。阻挡层23安置于导电层21上。阻挡层23由无电极镀覆形成。大体上水平侧壁23h2具有横向表面231。横向表面221与横向表面231共面。
阻挡层23具有大体上倾斜侧壁23s。阻挡层23具有大体上竖直侧壁23v。阻挡层23具有大体上水平侧壁23h1。阻挡层23具有另一大体上水平侧壁23h2。大体上倾斜侧壁23s连接到大体上水平侧壁23h1。大体上倾斜侧壁23s连接到大体上竖直侧壁23v。大体上竖直侧壁23v连接到大体上水平侧壁23h2。
导电层22并不连续地包围导电层21。导电层22具有彼此分隔开的两个部分。导电层21具有大体上倾斜侧壁21s。阻挡层23与导电层21直接接触。
导电层21与阻挡层23之间的粘着性比导电层22与钝化层20之间的粘着性更好。由于导电层22与钝化层20之间的粘着性较差，剥落可出现在导电层22与钝化层20之间的界面处。这导致邻接于钝化层20形成较少阻挡层23。因此，大体上倾斜侧壁21s上的阻挡层23的厚度可大于大体上竖直侧壁23v的阻挡层23的厚度。
核心层24安置于钝化层20上。导电层22延伸到核心层24中。另一钝化层20安置于核心层24上。钝化层20具有横向表面201。横向表面201与横向表面221和横向表面231共面。横向表面201、横向表面221和横向表面231位于衬底的最外侧处。另一导电层21安置于钝化层20上。
图1d说明如图1a中所示的虚线圆a中的结构的放大视图。图1d说明rdl12和在衬底的最外侧处位于半导体装置封装1的最外侧处的连接元件15a。图1d说明rdl12和在半导体装置封装1的相对外围部分处的连接元件15a。图1d说明rdl12和围绕半导体装置封装1的边缘部分的连接元件15a。提供钝化层20。导电层21安置于钝化层20下方。另一导电层22安置于导电层21下方。导电层22包围钝化层20。导电层22邻接于钝化层20。导电层22与钝化层20直接接触。导电层22邻接于导电层21。导电层22与导电层21直接接触。导电层21和22包括相同材料。
导电层22具有大体上倾斜侧壁22s。导电层22具有大体上竖直侧壁22v。导电层22具有大体上水平侧壁22h1。导电层22具有另一大体上水平侧壁22h2。大体上倾斜侧壁22s连接到大体上水平侧壁22h1。大体上倾斜侧壁22s连接到大体上竖直侧壁22v。大体上竖直侧壁22v连接到大体上水平侧壁22h2。大体上水平侧壁22h2具有横向表面221。导电层21的顶点与导电层22的大体上倾斜侧壁22s接触。
阻挡层23安置于导电层22下方。导电层22安置于导电层21与阻挡层23之间。阻挡层23包围导电层22。阻挡层23封闭导电层22。导电层22邻接于阻挡层23。导电层22与阻挡层23直接接触。阻挡层23安置于导电层21下方。阻挡层23由无电极镀覆形成。大体上水平侧壁23h2具有横向表面231。横向表面221与横向表面231共面。
阻挡层23具有大体上倾斜侧壁23s。阻挡层23具有大体上竖直侧壁23v。阻挡层23具有大体上水平侧壁23h1。阻挡层23具有另一大体上水平侧壁23h2。大体上倾斜侧壁23s连接到大体上水平侧壁23h1。大体上倾斜侧壁23s连接到大体上竖直侧壁23v。大体上竖直侧壁23v连接到大体上水平侧壁23h2。导电层21的顶点与大体上倾斜侧壁22s接触。
导电层21与阻挡层23之间的粘着性比导电层22与钝化层20之间的粘着性更好。由于导电层22与钝化层20之间的粘着性较差，剥落可出现在导电层22与钝化层20之间的界面处。这导致邻接于钝化层20形成较少阻挡层23。因此，大体上倾斜侧壁21s上的阻挡层23的厚度可大于大体上竖直侧壁23v的阻挡层23的厚度。
核心层24安置于钝化层20上。导电层22延伸到核心层24中。另一钝化层20安置于核心层24上。钝化层20具有横向表面201。大体上竖直表面201与横向表面221和横向表面231共面。横向表面201、横向表面221和横向表面231位于衬底的最外侧处。另一导电层21安置于钝化层20上。
图1e说明如图1a中所示的虚线圆a中的结构的放大视图。图1e说明rdl12和在衬底的最外侧处位于半导体装置封装1的最外侧处的连接元件15a。图1e说明rdl12和在半导体装置封装1的相对外围部分处的连接元件15a。图1e说明rdl12和围绕半导体装置封装1的边缘部分的连接元件15a。提供钝化层20。导电层21安置于钝化层20下方。另一导电层22安置于导电层21下方。导电层22包围钝化层20。导电层22邻接于钝化层20。导电层22与钝化层20直接接触。导电层22邻接于导电层21。导电层22与导电层21直接接触。导电层21和22包括相同材料。
导电层22具有大体上倾斜侧壁22s。导电层22具有大体上竖直侧壁22v。导电层22具有大体上水平侧壁22h1。导电层22具有另一大体上水平侧壁22h2。大体上竖直侧壁22v连接到大体上水平侧壁22h1。大体上竖直侧壁22v连接到大体上倾斜侧壁22s。大体上倾斜侧壁22s连接到大体上水平侧壁22h2。大体上水平侧壁22h2具有横向表面221。
阻挡层23安置于导电层22下方。导电层22安置于导电层21与阻挡层23之间。阻挡层23包围导电层22。阻挡层23封闭导电层22。导电层22邻接于阻挡层23。导电层22与阻挡层23直接接触。阻挡层23安置于导电层21下方。
阻挡层23具有大体上倾斜侧壁23s。阻挡层23具有大体上竖直侧壁23v。阻挡层23具有大体上水平侧壁23h1。阻挡层23具有另一大体上水平侧壁23h2。大体上竖直侧壁23v连接到大体上水平侧壁23h1。大体上竖直侧壁23v连接到大体上倾斜侧壁23s。大体上倾斜侧壁23s连接到大体上水平侧壁23h2。阻挡层23由无电极镀覆形成。大体上水平侧壁23h2具有横向表面231。横向表面221与横向表面231共面。
核心层24安置于钝化层20上。导电层22延伸到核心层24中。另一钝化层20安置于核心层24上。钝化层20具有横向表面201。横向表面201与横向表面221和横向表面231共面。横向表面201、横向表面221和横向表面231位于衬底的最外侧处。另一导电层21安置于钝化层20上。
图1f说明如图1a中所示的虚线圆a中的结构的放大视图。图1f说明rdl12和在衬底的最外侧处位于半导体装置封装1的最外侧处的连接元件15a。图1f说明rdl12和在半导体装置封装1的相对外围部分处的连接元件15a。图1f说明rdl12和围绕半导体装置封装1的边缘部分的连接元件15a。提供钝化层20。导电层21安置于钝化层20下方。另一导电层22安置于导电层21下方。导电层22包围钝化层20。导电层22邻接于钝化层20。导电层22与钝化层20直接接触。导电层22邻接于导电层21。导电层22与导电层21直接接触。导电层21和22包括相同材料。
导电层22具有大体上竖直侧壁22v1。导电层22具有另一大体上竖直侧壁22v2。导电层22具有大体上水平侧壁22h1。导电层22具有另一大体上水平侧壁22h2。大体上竖直侧壁22v1连接到大体上水平侧壁22h1。大体上竖直侧壁22v1连接到大体上水平侧壁22h2。大体上竖直侧壁22v2连接到大体上水平侧壁22h2。
阻挡层23安置于导电层22下方。导电层22安置于导电层21与阻挡层23之间。阻挡层23包围导电层22。阻挡层23封闭导电层22。导电层22邻接于阻挡层23。导电层22与阻挡层23直接接触。阻挡层23安置于导电层21下方。阻挡层23由无电极镀覆形成。
阻挡层23具有大体上竖直侧壁23v1。阻挡层23具有另一大体上竖直侧壁23v2。阻挡层23具有大体上水平侧壁23h1。阻挡层23具有另一大体上水平侧壁23h2。大体上竖直侧壁23v1连接到大体上水平侧壁23h1。大体上竖直侧壁23v1连接到大体上水平侧壁23h2。大体上竖直侧壁23v2连接到大体上水平侧壁23h2。
核心层24安置于钝化层20上。导电层22延伸到核心层24中。另一钝化层20安置于核心层24上。另一导电层21安置于钝化层20上。
图1g说明如图1a中所示的虚线圆a中的结构的放大视图。图1g说明rdl12和在衬底的最外侧处位于半导体装置封装1的最外侧处的连接元件15a。图1g说明rdl12和在半导体装置封装1的相对外围部分处的连接元件15a。图1g说明rdl12和围绕半导体装置封装1的边缘部分的连接元件15a。提供钝化层20。导电层21安置于钝化层20下方。另一导电层22安置于导电层21下方。导电层22包围钝化层20。导电层22邻接于钝化层20。导电层22与钝化层20直接接触。导电层22邻接于导电层21。导电层22与导电层21直接接触。导电层21和22包括相同材料。
导电层22具有大体上倾斜侧壁22s。导电层22具有大体上水平侧壁22h1。导电层22具有另一大体上水平侧壁22h2。大体上倾斜侧壁22s连接到大体上水平侧壁22h1。大体上倾斜侧壁22s连接到大体上水平侧壁22h2。大体上水平侧壁22h2具有横向表面221。
阻挡层23安置于导电层22下方。导电层22安置于导电层21与阻挡层23之间。阻挡层23包围导电层22。阻挡层23封闭导电层22。导电层22邻接于阻挡层23。导电层22与阻挡层23直接接触。阻挡层23安置于导电层21下方。阻挡层23由无电极镀覆形成。
阻挡层23具有大体上倾斜侧壁23s。阻挡层23具有大体上水平侧壁23h1。阻挡层23具有另一大体上水平侧壁23h2。大体上倾斜侧壁23s连接到大体上水平侧壁23h1。大体上倾斜侧壁23s连接到大体上水平侧壁23h2。大体上水平侧壁23h2具有横向表面231。横向表面221与横向表面231共面。
核心层24安置于钝化层20上。导电层22延伸到核心层24中。另一钝化层20安置于核心层24上。钝化层20具有横向表面201。横向表面201与横向表面221和横向表面231共面。横向表面201、横向表面221和横向表面231位于衬底的最外侧处。另一导电层21安置于钝化层20上。
图1h说明如图1a中所示的虚线圆a中的结构的放大视图。图1f说明rdl12和在衬底的最外侧处位于半导体装置封装1的最外侧处的连接元件15a。图1h说明rdl12和在半导体装置封装1的相对外围部分处的连接元件15a。图1h说明rdl12和围绕半导体装置封装1的边缘部分的连接元件15a。提供核心层24。钝化层20安置于核心层24下方。导电层21安置于钝化层20下方。另一导电层22安置于导电层21下方。导电层22包围钝化层20。导电层22邻接于钝化层20。导电层22与钝化层20直接接触。导电层22邻接于导电层21。导电层22与导电层21直接接触。导电层21和22包括相同材料。
导电层22具有大体上倾斜侧壁22s。导电层22具有大体上竖直侧壁22v。导电层22具有大体上水平侧壁22h。大体上倾斜侧壁22s连接到大体上水平侧壁22h。大体上倾斜侧壁22s连接到大体上竖直侧壁22v。
阻挡层23安置于导电层22下方。导电层22安置于导电层21与阻挡层23之间。阻挡层23包围导电层22。阻挡层23封闭导电层22。导电层22邻接于阻挡层23。导电层22与阻挡层23直接接触。阻挡层23安置于导电层21下方。阻挡层23由无电极镀覆形成。
阻挡层23具有大体上倾斜侧壁23s。阻挡层23具有大体上竖直侧壁23v。阻挡层23具有大体上水平侧壁23h。大体上倾斜侧壁23s连接到大体上水平侧壁23h。大体上倾斜侧壁23s连接到大体上竖直侧壁23v。
图1i说明根据本公开的一些其它实施例的半导体装置封装的连接元件的放大视图。提供钝化层20。导电层21安置于钝化层20下方。阻挡层23安置于导电层21下方。核心层24安置于钝化层20上。另一钝化层20安置于核心层24上。另一导电层21安置于钝化层21上。阻挡层23包围导电层21。阻挡层23封闭导电层21。阻挡层23安置于导电层21下方。
阻挡层23具有大体上竖直侧壁23v。阻挡层23具有大体上水平侧壁23h。大体上竖直侧壁23v连接到大体上水平侧壁23h。不存在大体上倾斜侧壁。
图2a说明包含安装在衬底上的半导体装置封装的组合件。半导体装置封装1经由连接结构15a和15b安装在衬底27上。
图2b说明如图2a中所示的虚线圆b中的结构的放大视图。如图1b中所示的结构安置于焊料25上。焊料25以物理方式和以电气方式连接到衬底27上的连接元件26。角度θ1是水平轴线与大体上倾斜侧壁23s之间的角度。角度θ1小于90度。这帮助焊料25从水平轴线爬升到阻挡层23的大体上倾斜侧壁23s。角度θ2是竖直轴线与大体上倾斜侧壁23s之间的角度。角度θ2小于90度。这帮助焊料25从大体上倾斜侧壁23s爬升到阻挡层23的大体上竖直侧壁23v。
图2c说明如图2a中所示的虚线圆b中的结构的放大视图。如图1d中所示的结构安置于焊料25上。焊料25以物理方式和以电气方式连接到衬底27上的连接元件26。角度θ1是水平轴线与大体上倾斜侧壁23s之间的角度。角度θ1小于90度。这帮助焊料25从水平轴线爬升到阻挡层23的大体上倾斜侧壁23s。角度θ2是竖直轴线与大体上倾斜侧壁23s之间的角度。角度θ2小于90度。这帮助焊料25从大体上倾斜侧壁23s爬升到阻挡层23的大体上竖直侧壁23v。
图2d说明如图2a中所示的虚线圆b中的结构的放大视图。如图1e中所示的结构安置于焊料25上。如图2d中所示的结构帮助焊料爬升到如图1e中所示的结构上。
图2e说明如图2a中所示的虚线圆b中的结构的放大视图。如图1f中所示的结构安置于焊料25上。如图2e中所示的结构帮助焊料爬升到如图1f中所示的结构上。
图2f说明如图2a中所示的虚线圆b中的结构的放大视图。如图1g中所示的结构安置于焊料25上。焊料25以物理方式和以电气方式连接到衬底27上的连接元件26。角度θ1是水平轴线与大体上倾斜侧壁23s之间的角度。角度θ1小于90度。这帮助焊料25从水平轴线爬升到阻挡层23的大体上倾斜侧壁23s。
图2g说明如图2a中所示的虚线圆b中的结构的放大视图。如图1h中所示的结构安置于焊料25上。焊料25以物理方式和以电气方式连接到衬底27上的连接元件26。角度θ1是水平轴线与大体上倾斜侧壁23s之间的角度。角度θ1小于90度。这帮助焊料25从水平轴线爬升到阻挡层23的大体上倾斜侧壁23s。
图2h说明根据本公开的一些其它实施例的如图2a中所示的虚线圆b中的结构的放大视图。如图1i中所示的结构安置于焊料25上。焊料25以物理方式和以电气方式连接到衬底27上的连接元件26。角度θ1是水平轴线与大体上倾斜侧壁23s之间的角度。角度θ1是大体上90度。焊料25难以从水平轴线爬升到阻挡层23的大体上竖直侧壁23v。也难以使用机器来确定焊料25的连接的可靠性。因此，不利地降低半导体装置封装的制造工艺的效率。
图3说明根据本公开的一些实施例的一些半导体装置封装的板件或带状物的横截面图。半导体衬底结构3由图3a到图3h中所说明的过程形成。以电气方式连接如图3中所示的衬底结构。电气测试可应用于如图3中所示的衬底结构。在电气测试后，如图3中所示的半导体衬底结构通过在切割道30上切割来进行单体化。
图3'说明根据本公开的一些实施例的一些半导体装置封装的板件或带状物的横截面图。半导体衬底结构3'由图3a到图3f和图3j、图3k和图3l中所说明的过程形成。以电气方式连接如图3'中所示的衬底结构。电气测试可应用于如图3'中所示的衬底结构。在电气测试后，如图3'中所示的半导体衬底结构通过在切割道30上切割来进行单体化。
图3a说明提供半导体结构。半导体结构包含核心层24。导电层21经过图案化且安置于核心层24上。钝化层20安置于导电层21上。另一导电层21安置于钝化层20上。钻机对导电层21、钝化层20和核心层24进行钻孔以形成孔31。对衬底的条状物或板件的切割道执行钻孔。在半导体结构的钻孔期间，产生毛边。
在制造如图3a中所示的结构后，去除在钻孔期间产生的毛边。所述去除包含使用kmno4去除毛边。
图3b说明导电层22安置于如图3a中所示的结构上。导电层22包含铜。导电层包含无电极镀覆铜。
图3c说明颠倒放置如图3b中所示的结构。另一结构32形成于颠倒结构上。然后，结构由干膜叠层33包夹。
图3d说明图案化光阻层34安置为包夹如图3c中所示的结构。结构暴露于某些波长的光。
图3e说明在暴露于光后，去除干膜叠层33的一些部分。然后，通过蚀刻也去除图案化光阻层34。
图3f说明去除安置于如图3e中所示的结构中的导电层22的部分。通过蚀刻执行导电层22的去除。蚀刻剂用于蚀刻导电层22的一部分。
图3g说明进一步从如图3f中所示的结构去除导电层22的部分。同样蚀刻如图3f中所示的结构。在蚀刻后，导电层22并不连续。导电层22具有彼此分隔开的两个部分。也在蚀刻期间蚀刻导电层21的部分。
因为蚀刻剂是等向性的，蚀刻平坦结构的铜的蚀刻速率比蚀刻孔中的铜的蚀刻速率更快。执行两次蚀刻技术以形成如图3g中所示的导电层的所需形状。
图3h说明从如图3g中所示的结构去除干膜叠层33。
图3i说明安置图案化防焊剂35以包夹如图3h中所示的结构。在制造如图3h中所示的结构后，阻挡层23安置于导电层22上以达成如图3中所示的结构。阻挡层23包含镍和金。阻挡层23由无电极镀覆形成。然后，如图3中所示的结构经过单体化以形成半导体装置封装。
图3j沿循图3a到图3f的操作。图3j说明进一步从如图3f中所示的结构去除导电层22的部分。同样蚀刻如图3f中所示的结构。在蚀刻后，导电层22并不连续。导电层22具有彼此分隔开的两个部分。也在蚀刻期间蚀刻导电层21的部分。导电层21的顶点与大体上倾斜侧壁22s接触。
图3k说明从如图3j中所示的结构去除干膜叠层32。
图3l说明安置图案化防焊剂35以包夹如图3k中所示的结构。在制造如图3l中所示的结构后，阻挡层23安置于导电层22上以达成如图3'中所示的结构。阻挡层23包含镍和金。阻挡层23由无电极镀覆形成。然后，如图3'中所示的结构经过单体化以形成半导体装置封装。
图4说明根据本公开的一些实施例的一些半导体装置封装的板件或带状物的横截面图。半导体衬底结构4由图4a到图4h中所说明的过程形成。以电气方式连接如图4中所示的衬底结构。电气测试可应用于如图4中所示的衬底结构。在电气测试后，如图4中所示的半导体衬底结构通过在切割道30上切割来进行单体化。
图4a说明提供半导体结构。半导体结构包含核心层24。上部图案化导电层21安置于核心层24上。下部图案化导电层21安置于核心层24下方。上部钝化层20安置于上部图案化导电层21上。下部钝化层20安置于下部图案化导电层21下方。上部图案化导电层21安置于上部钝化层20上。下部图案化导电层21安置于下部钝化层20下方。干膜叠层33安置于上部图案化导电层21上。干膜叠层33安置于下部图案化导电层21下方。
图4b说明图案化光阻层34安置为包夹如图4a中所示的结构。然后，如图4b所示的结构暴露于某些波长的光。
图4c说明在暴露于光后，去除干膜叠层33的一部分。然后，通过蚀刻也去除图案化光阻层34。
图4d说明去除导电层21的一部分。导电层21的部分与干膜叠层33的所去除部分大体上对准。
图4e说明从如图4d中所示的结构去除干膜叠层33。
图4f说明从如图4e中所示的结构去除钝化层20的一部分。激光用于去除钝化层20的部分。也去除核心层24的一部分。
图4g说明将导电层22安置在如图4f中所示的孔40中。将导电层22无电极镀覆在孔40中。
图4h说明安置图案化防焊剂35以包夹如图4g中所示的结构。
在制造如图4h中所示的结构后，阻挡层23安置于导电层22上以达成如图4中所示的结构。阻挡层23包含镍和金。阻挡层23由无电极镀覆形成。然后，如图4中所示的结构经过单体化以形成半导体装置封装。
图5说明根据本公开的一些实施例的一些半导体装置封装的板件或带状物的横截面图。半导体衬底结构5由图5a到图5h中所说明的过程形成。以电气方式连接如图5中所示的衬底结构。电气测试可应用于如图5中所示的衬底结构。在电气测试后，如图5中所示的半导体衬底结构通过在切割道30上切割来进行单体化。
图5a说明提供半导体结构。半导体结构包含核心层24。上部图案化导电层21安置于核心层24上。下部图案化导电层21安置于核心层24下方。上部钝化层20安置于上部图案化导电层21上。下部钝化层20安置于下部图案化导电层21下方。上部图案化导电层21安置于上部钝化层20上。下部图案化导电层21安置于下部钝化层20下方。干膜叠层33安置于上部图案化导电层21上。干膜叠层33安置于下部图案化导电层21下方。
图5b说明图案化光阻层34安置为包夹如图5a中所示的结构。然后，如图5b所示的结构暴露于某些波长的光。
图5c说明在暴露于光后，去除干膜叠层33的一部分。然后，通过蚀刻也去除图案化光阻层34。
图5d说明去除导电层21的一部分。导电层21的部分与干膜叠层33的所去除部分大体上对准。
图5e说明从如图5d中所示的结构去除干膜叠层33。
图5f说明分隔如图5e所示的结构。钻机对如图5e所示的结构进行钻孔。去除在钻孔期间产生的毛边。通过蚀刻用kmno4去除毛边。印模孔50形成于如图5e所示的结构中的下部导电层21之间。
图5g说明将导电层22安置在如图5f所示的分隔结构之间的空间中。无电极镀覆所述导电层22。
图5h说明安置图案化防焊剂35以包夹如图5g中所示的结构。
在制造如图5h中所示的结构后，阻挡层23安置于导电层22上以达成如图5中所示的结构。阻挡层23包含镍和金。阻挡层23由无电极镀覆形成。然后，如图5中所示的结构经过单体化以形成半导体装置封装。
图6说明根据本公开的一些实施例的一些半导体装置封装的板件或带状物的横截面图。半导体衬底结构6由图6a到图6h中所说明的过程形成。以电气方式连接如图6中所示的衬底结构。电气测试可应用于如图6中所示的衬底结构。在电气测试后，如图6中所示的半导体衬底结构通过在切割道30上切割来进行单体化。
图6a说明提供半导体结构。半导体结构包含核心层24。上部图案化导电层21安置于核心层24上。下部图案化导电层21安置于核心层24下方。上部钝化层20安置于上部图案化导电层21上。下部钝化层20安置于下部图案化导电层21下方。上部图案化导电层21安置于上部钝化层20上。下部图案化导电层21安置于下部钝化层20下方。干膜叠层33安置于上部图案化导电层21上。干膜叠层33安置于下部图案化导电层21下方。
图6b说明图案化光阻层34安置为包夹如图6a中所示的结构。然后，如图6b所示的结构暴露于某些波长的光。
图6c说明在暴露于光后，去除干膜叠层33的一部分。然后，通过蚀刻也去除图案化光阻层34。
图6d说明去除导电层21的一部分。通过蚀刻超过一次来去除导电层21的部分。通过蚀刻两次去除导电层21的部分。蚀刻操作类似于如图3f和图3g中所示的过程。蚀刻操作类似于如图3f和图3j中所示的过程。
图6e说明从如图6d中所示的结构去除干膜叠层33。
图6f说明从如图6e中所示的结构去除钝化层20的一部分。激光用于去除钝化层20的部分。也去除核心层24的一部分。
图6g说明将导电层22安置在如图6f中所示的印模孔60中。将导电层22无电极镀覆在印模孔中。
图6h说明安置图案化防焊剂35以包夹如图6g中所示的结构。
在制造如图6h中所示的结构后，阻挡层23安置于导电层22上以达成如图6中所示的结构。阻挡层23包含镍和金。阻挡层23由无电极镀覆形成。然后，如图6中所示的结构经过单体化以形成半导体装置封装。
图7说明根据本公开的一些实施例的一些半导体装置封装的板件或带状物的横截面图。半导体衬底结构7由图7a到图7h中所说明的过程形成。以电气方式连接如图7中所示的衬底结构。电气测试可应用于如图7中所示的衬底结构。在电气测试后，如图7中所示的半导体衬底结构通过在切割道30上切割来进行单体化。
图7a说明提供半导体结构。半导体结构包含核心层24。上部图案化导电层21安置于核心层24上。下部图案化导电层21安置于核心层24下方。上部钝化层20安置于上部图案化导电层21上。下部钝化层20安置于下部图案化导电层21下方。上部图案化导电层21安置于上部钝化层20上。下部图案化导电层21安置于下部钝化层20下方。干膜叠层33安置于上部图案化导电层21上。干膜叠层33安置于下部图案化导电层21下方。
图7b说明图案化光阻层34安置为包夹如图7a中所示的结构。然后，如图7b所示的结构暴露于某些波长的光。
图7c说明在暴露于光后，去除干膜叠层33的一部分。然后，通过蚀刻也去除图案化光阻层34。
图7d说明去除导电层21的一部分。通过蚀刻超过一次来去除导电层21的部分。通过蚀刻两次去除导电层21的部分。蚀刻操作类似于如图3f和图3g中所示的过程。蚀刻操作类似于如图3f和图3j中所示的过程。
图7e说明从如图7d中所示的结构去除干膜叠层33。
图7f说明分隔如图7e所示的结构。钻机对如图7e所示的结构进行钻孔。去除在钻孔期间产生的毛边。通过蚀刻用kmno4去除毛边。印模孔70形成于如图7e所示的结构中的下部导电层21之间。
图7g说明将导电层22安置在如图7f所示的分隔结构之间的空间中。无电极镀覆所述导电层22。
图7h说明安置图案化防焊剂35以包夹如图7g中所示的结构。
在制造如图7h中所示的结构后，阻挡层23安置于导电层22上以达成如图7中所示的结构。阻挡层23包含镍和金。阻挡层23由无电极镀覆形成。然后，如图7中所示的结构经过单体化以形成半导体装置封装。
除非另外规定，否则相对于图式中所展示的定向来指示空间描述，如“在...之上”、“在...下方”、“向上”、“左”、“右”、“向下”、“顶部”、“底部”、“竖直”、“水平”、“侧面”、“高于”、“下部”、“上部”、“在...上方”、“在...下”等等。应理解，本文中所使用的空间描述仅出于说明的目的，且本文中所描述的结构的实际实施方案可以任何定向或方式在空间上布置，其限制条件为本公开的实施例的优点是不会因此类布置而有偏差。
如本文所使用，术语“大约”、“大体上”、“大体”及“约”用以描述和解释小的变化。当与事件或情况结合使用时，所述术语可指事件或情况精确发生的例子以及事件或情况极近似地发生的例子。举例来说，当结合数值使用时，术语可指小于或等于数值的±10％的变化范围，如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或小于或等于±0.05％。举例来说，如果第一数值在第二数值的小于或等于±10％的变化范围内，如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或小于或等于±0.05％，那么第一数值可被认为“大体上”相同于或等于第二数值。举例来说，“大体上”垂直可指代相对于90°的小于或等于±10°的角度变化范围，如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°或小于或等于±0.05°。
如果两个表面之间的移位不超过5μm、不超过2μm、不超过1μm或不超过0.5μm，那么可认为这两个表面是共面的或大体上共面的。如果表面的最高点与最低点之间的移位不大于5μm、不大于2μm、不大于1μm或不大于0.5μm，那么可认为表面大体上平坦。
如本文所用，除非上下文另外明确规定，否则单数术语“一(a/an)”和“所述”可包含复数指示物。
如本文中所使用，术语“导电(conductive)”、“导电(electricallyconductive)”和“电导率”指代转移电流的能力。导电材料通常指示展现对于电流流动的极少或零对抗的那些材料。电导率的一个量度是西门子每米(s/m)。通常，导电材料是电导率大于大约104s/m(如至少105s/m或至少106s/m)的一种材料。材料的电导率有时可随温度而变化。除非另外指定，否则在室温下测量材料的电导率。
此外，有时在本文中以范围格式呈现量、比率和其它数值。应理解，此类范围格式是为了便利和简洁而使用，且应灵活地理解为不仅包含明确地指定为范围极限的数值，而且包含涵盖于那个范围内的所有个别数值或子范围，如同明确地指定每一数值和子范围一般。
虽然已参考本公开的特定实施例描述并说明本公开，但这些描述和说明并非限制性的。所属领域的技术人员应理解，可在不脱离如由随附权利要求书定义的本公开的真实精神和范围的情况下，作出各种改变且取代等效物。图解可能未必按比例绘制。归因于制造过程和公差，本发明中的工艺再现与实际设备之间可能存在区别。可能存在并未特定说明的本公开的其它实施例。应将本说明书和图式视为说明性而非限定性的。可进行修改以使特定情形、材料、物质组成、方法或工艺适宜于本公开的目标、精神和范围。所有此类修改是既定在随附权利要求书的范围内。虽然本文中所公开的方法已参考按特定次序执行的特定操作加以描述，但应理解，可在不脱离本公开的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组并非本公开的限制。
如本文中所使用，为易于描述，可在本文中使用空间相对术语，如“在...下方”、“在...下”、“下部”、“在...上方”、“上部”、“下部”、“左”、“右”以及类似术语，以描述如图中所说明的一个元件或特征与另一(一些)元件或特性的关系。除图中所描绘的定向以外，空间相关术语意欲涵盖装置在使用或操作中的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词因此可同样地进行解释。应理解，当元件称为“连接到”或“耦合到”另一元件时，其可直接连接或耦合到所述另一元件，或可存在介入元件。
如本文所使用，术语“大约”、“大体上”、“大体”和“约”用于描述和考虑小的变化。当与事件或情况结合使用时，术语可指事件或情况精确地发生的例子以及事件或情况极近似地发生的例子。如本文中相对于给定值或范围所使用，术语“约”通常意味着在给定值或范围的±10％、±5％、±1％或±0.5％内。范围可在本文中表示为自一个端点至另一端点或在两个端点之间。除非另外指定，否则本文中所公开的所有范围包括端点。术语“大体上共面”可指沿同一平面定位的在数微米(μm)内的两个表面，如沿同一平面定位的在10μm内、5μm内、1μm内或0.5μm内。当参考“大体上”相同的数值或特征时，术语可指处于值的平均值的±10％、±5％、±1％或±0.5％内的值。
前文概述本公开的若干实施例和细节方面的特征。本公开中所描述的实施例可易于用作设计或修改用于执行本文中所引入的实施例的相同或类似目的和/或获得相同或类似优势的其它过程和结构的基础。此类等效构造不脱离本公开的精神及范围且可在不脱离本公开的精神和范围的情况下作出各种改变、替代和变化。
1.一种半导体装置封装，其包括：
衬底，其包括：
钝化层，其具有大体上竖直侧壁；
第一导电层，其安置于所述钝化层上；
阻挡层，其安置于所述钝化层和所述第一导电层上，其中所述阻挡层包含大体上倾斜侧壁；
半导体装置，其安置于所述衬底上；
密封体，其安置于所述衬底上且密封所述半导体装置。
2.根据权利要求1所述的半导体装置封装，其进一步包括安置于所述第一导电层与所述阻挡层之间的第二导电层。
3.根据权利要求2所述的半导体装置封装，其中所述第二导电层与所述第一导电层直接接触。
4.根据权利要求2所述的半导体装置封装，其中所述阻挡层包括水平侧壁。
5.根据权利要求2所述的半导体装置封装，其中所述第二导电层并不连续地包围所述第一导电层。
6.根据权利要求1所述的半导体装置封装，其中所述第一导电层包含大体上倾斜侧壁。
7.根据权利要求6所述的半导体装置封装，其中所述阻挡层的所述大体上倾斜侧壁的厚度大于所述阻挡层的大体上竖直侧壁的厚度。
8.根据权利要求2所述的半导体装置封装，其中所述第一导电层和第二导电层包括相同材料。
9.根据权利要求1所述的半导体装置封装，其进一步包括安置于所述钝化层上的核心层。
10.根据权利要求9所述的半导体装置封装，其中所述第二导电层延伸到所述核心层中。
11.一种半导体装置封装，其包括：
衬底，其包括：
钝化层，其具有大体上竖直侧壁；
第一导电层，其安置于所述钝化层上；
第二导电层，其安置于所述第一导电层上；以及
阻挡层，其安置于所述第二导电层上且与所述第一导电层直接接触；
半导体装置，其安置于所述衬底上；
密封体，其安置于所述衬底上且密封所述半导体装置。
12.根据权利要求11所述的半导体装置封装，其中所述阻挡层包含大体上倾斜侧壁。
13.根据权利要求11所述的半导体装置封装，其中所述第一导电层与所述第二导电层直接接触。
14.根据权利要求11所述的半导体装置封装，其中所述第二导电层具有彼此分隔开的两个部分。
15.根据权利要求11所述的半导体装置封装，其中所述阻挡层是无电极镀覆的。
16.根据权利要求11所述的半导体装置封装，其中所述阻挡层的所述大体上倾斜侧壁的厚度大于所述阻挡层的大体上竖直侧壁的厚度。
17.根据权利要求11所述的半导体装置封装，其中通过蚀刻超过一次来形成所述第二导电层。
18.一种衬底，其包括：具有大体上水平侧壁和大体上倾斜侧壁的阻挡层。
19.根据权利要求18所述的衬底，其中所述大体上水平侧壁直接连接到所述大体上倾斜侧壁。
20.根据权利要求18所述的衬底，其中所述大体上水平侧壁经由大体上竖直侧壁来连接到所述大体上倾斜侧壁。
技术总结