本公开总体上涉及一种半导体装置封装和其封装方法。
背景技术：
半导体装置封装(semiconductordevicepackage)可以具有半导体装置(例如，管芯或芯片)，所述半导体装置附接到载体并且由封装体(encapsulant)所包封。然而，在制造期间由热循环引起的应力(例如，热膨胀系数(coefficientofthermalexpansion,cte)不匹配)可能存在于半导体装置封装中。残余应力可能对半导体装置封装的性能或可靠性产生不利影响。
技术实现要素：
根据本公开的一些实施例，提供了一种半导体装置封装。所述半导体装置封装包含载体、电子组件、缓冲层、加强结构以及封装体。所述电子组件安置在所述载体之上并且具有有源区域。所述缓冲层安置在所述电子组件的所述有源区域上。所述加强结构安置在所述缓冲层上。所述封装体包封所述载体、所述电子组件和所述加强结构。
根据本公开的一些实施例，提供了一种用于封装半导体装置的方法。所述方法包含提供载体。所述方法还包含在所述载体上安置电子组件。所述方法进一步包含在所述电子组件上安置缓冲层。所述方法进一步包含在所述缓冲层上安置加强结构。
附图说明
当与附图一起阅读以下详细描述时，可以根据以下详细描述容易地理解本公开的各方面。注意，各种特征可能未按比例绘制，并且为了讨论的清楚起见，可以任意增大或减小各种特征的尺寸。
图1是展示了根据本公开的一些实施例的半导体装置封装的截面视图的示意图。
图1a、图1b、图1c、图1d、图1e和图1f展示了根据本公开的一些实施例的用于封装半导体装置的方法。
图2是展示了根据本公开的一些实施例的半导体装置封装的截面视图的示意图。
图3是展示了根据本公开的一些实施例的半导体装置封装的截面视图的示意图。
图3a、图3b、图3c、图3d、图3e和图3f展示了根据本公开的一些实施例的用于封装半导体装置的方法。
图4是展示了根据本公开的一些实施例的半导体装置封装的截面视图的示意图。
图5是展示了根据本公开的一些实施例的半导体装置封装的截面视图的示意图。
图6a、6b和6c是展示了根据本公开的一些实施例的半导体装置封装的示意图。
具体实施方式
下文详细讨论了本公开的实施例和其用途。然而，应当理解的是，实施例阐述了许多可以在各种各样的特定上下文中具体化的适用概念。应当理解，以下公开提供了实施各个实施例的不同特征的许多不同的实施例或实例。出于讨论的目的，下文描述了组件和布置的具体实例。当然，这些仅仅是实例并且不旨在是限制性的。
除非另有说明，否则包含如“上方”、“下方”、“上”、“左”、“右”、“下”、“顶部”、“底部”、“竖直”、“水平”、“侧面”、“较高”、“下部”、“上部”、“之上”、“之下”等术语的空间描述是关于对应附图中示出的朝向而使用的。应当理解，本文所使用的空间描述是出于说明的目的，并且本文所描述的结构的实际实施方案可以在空间上以任何朝向或方式布置，条件是此类布置不会使本公开的实施例的优点发生偏离。
在下文中使用特定语言公开了附图中展示的实施例或实例。然而，应理解的是，实施例和实例不旨在是限制性的。相关领域的普通技术人员通常会想到的对所公开的实施例的任何改变和修改以及对本文档中所公开的原理的任何进一步应用都应落入本公开的范围内。
此外，本公开可以在各个实例中重复附图标记和/或字母。这种重复是为了简单和清晰的目的并且本身并不指示本文讨论的各个实施例和/或配置之间的关系。
本公开提供了一种半导体装置封装和其封装方法。本文所描述的半导体装置封装和方法的实施例提供了一些半导体装置封装，以通过例如引入低模量(lowmodules)管芯附接膜(dieattachfilm,daf)或导线上膜(filmoverwire，fow)和/或一或多个加强结构(例如，虚设芯片(dummychip))来减轻或缓解残余应力。
图1是展示了根据本公开的一些实施例的半导体装置封装的截面视图的示意图。参考图1，半导体装置封装1包含载体11、电子组件或半导体装置12、粘性层13、导电线14和14'、缓冲层15、加强结构16以及封装体17。
载体11具有导电触点(conductivecontacts)11p1和11p2以及表面111上的开口11h1和11h2。在一些实施例中，载体11可以是引线框架或包含一或多条迹线和/或一或多个导电层的衬底。
电子组件12具有表面121和表面122，并且安置在载体11之上。在一些实施例中，电子组件12通过粘性层13附接到载体11。电子组件12包含有源区域12s以及导电触点12p1和12p2。在一些实施例中，有源区域12s是用于感测电流或磁场/磁力的感测区域。在一些实施例中，电子组件12是例如电流传感器芯片(currentsensorchip)、霍尔电流传感器(hallcurrentsensor)、磁传感器芯片(magneticsensorchip)或压电传感器芯片(piezoelectricsensorchip)。
粘性层13安置在载体11与电子组件12之间。粘性层13直接连接到电子组件12的表面122和载体11的表面111。在一些实施例中，粘性层13可以包含胶水或胶带。粘性层13可以包含一或多种隔离材料。粘性层13可以包含一或多种隔热材料。请注意，只有很小的电压施加到电子组件12(例如，传感器芯片)，传感器芯片本身不是热源，并且因此粘性层13使用一或多种隔热材料来避免热量影响传感器芯片。还请注意，因为热传递的主要因素是呈金属材料(例如，根据一些材料特性，热导率为约15～300w/mk)的形式的载体11(例如，引线框架)，所以此处将不考虑一或多种隔热材料的热传递。粘性层13可以包含一或多种电隔离材料。粘性层13可以包含一或多种隔热材料和一或多种电隔离材料两者。粘性层13可以包含例如但不限于玻璃、熔融二氧化硅、氧化硅/氮化硅(具有氧化物/氮化物沉积工艺的硅芯片)、陶瓷、如聚酰亚胺(pi)等聚合物、如阳极氧化铝(anodicaluminumoxide,aao)等多孔材料或一或多种其它合适的材料。尽管在图1中未展示，然而，可以理解的是，可以在粘性层13与电子组件12之间安置隔热板。尽管在图1中未展示，然而，可以理解的是，可以在粘性层13与电子组件12之间安置电隔离板。
导电线14将电子组件12连接到载体11。导电线14的一端电连接到载体11的导电触点11p1。导电线14的另一端电连接到电子组件12的导电触点12p1。类似地，导电线14'的一端电连接到载体11的导电触点11p2。导电线14'的另一端电连接到电子组件12的导电触点12p2。
缓冲层15安置在电子组件12的有源区域12s上。有源区域12s被缓冲层15覆盖。缓冲层15的面积与电子组件12的面积不同。缓冲层15的面积小于电子组件12的面积。缓冲层15的面积与有源区域12s的面积不同。缓冲层15的面积大于有源区域12s的面积。
在一些实施例中，缓冲层15是具有低模量/弹性模量的管芯附接膜(daf)。缓冲层15是具有低杨氏模量(young'smodulus)的daf。在一些实施例中，缓冲层15的杨氏模量等于或小于10gpa。在一些实施例中，缓冲层15的杨氏模量在5～10gpa的范围内。在一些实施例中，缓冲层15的杨氏模量在0～5gpa的范围内。在一些实施例中，缓冲层15的杨氏模量在0.03～0.05gpa的范围内。在一些实施例中，缓冲层15的cte在300～500w/m-k的范围内。
加强结构16安置在缓冲层15上。加强结构16的表面162直接连接到缓冲层15。缓冲层15的侧面15s1与加强结构16的侧面16s1基本上共面。在一些其它实施例中，缓冲层的侧面可以与加强结构的侧面不共面。
加强结构16可以包含提供刚度并且不会在封装工艺期间的回流温度(reflowtemperature)(例如，260℃)下引起相变(即，加强结构16将不会软化)的材料。在一些实施例中，加强结构16可以包含具有高模量/弹性模量的材料。加强结构16可以包含具有高杨氏模量的材料。在一些实施例中，加强结构16可以包含如硅、钛、玻璃、金属、合金、钢等材料。在一些实施例中，加强结构16包含单晶材料。在一些实施例中，加强结构16包含虚设管芯或虚设芯片。在一些实施例中，加强结构16的杨氏模量在130～200gpa的范围内。在一些实施例中，加强结构16的cte在1.0～5.0w/m-k的范围内。在一些实施例中，加强结构16的cte在2.6～3.0w/m-k的范围内。
在一些实施例中，缓冲层15的面积与加强结构16的面积相同。在一些实施例中，缓冲层15的面积与加强结构16的面积不同。缓冲层15的面积可以小于加强结构16的面积。缓冲层15的面积可以大于加强结构16的面积。
封装体17包封载体11、电子组件12、粘性层13、导电线14和14'、缓冲层15和加强结构16。封装体17可以包含环氧树脂、模制原料(moldingcompound)(例如，环氧树脂模制原料(epoxymoldingcompound,emc)或其它模制原料)或其它合适的材料。下表示出了具有不同填料含量的emc和其对应的cte和模量。
表1
图1a、图1b、图1c、图1d、图1e和图1f展示了根据本公开的一些实施例的用于封装半导体装置的方法。
参考图1a，提供载体11。载体11包含导电触点11p1和11p2以及表面111上的开口11h1和11h2。所述多个开口11h1和11h2是通过例如光刻工艺(例如，曝光、蚀刻等)形成于载体11上的。
参考图1b，在载体11上安置具有粘性层13的电子组件12。电子组件12通过粘性层13附接到载体11。电子组件12包含有源区域12s以及导电触点12p1和12p2。在一些实施例中，有源区域12s是用于感测电流或磁场/磁力的感测区域。在一些实施例中，电子组件12是例如电流传感器芯片、霍尔电流传感器、磁传感器芯片或压电传感器芯片。
参考图1c，通过引线接合(wirebonding)将电子组件12连接到载体11。导电线14的一端电连接到载体11的导电触点11p1。导电线14的另一端电连接到电子组件12的导电触点12p1。类似地，导电线14'的一端电连接到载体11的导电触点11p2。导电线14'的另一端电连接到电子组件12的导电触点12p2。
参考图1d，在电子组件12上安置缓冲层15。缓冲层15覆盖电子组件12的有源区域12s。导电线14和14'的两端均从缓冲层15暴露。
参考图1e，在缓冲层15上安置加强结构16。加强结构16直接连接到缓冲层15。参考图1f，使用封装体17包封载体11、电子组件12、粘性层13、导电线14和14'、缓冲层15和加强结构16。
通过引入具有低模量的缓冲层15(例如，daf)和/或加强结构16(例如，虚设芯片或虚设管芯)，可以减轻或缓解由回流工艺期间的热循环引起的残余应力(例如，热膨胀系数(cte)不匹配)。半导体装置封装1的设计可以确保电子组件12的功能或性能。半导体装置封装1的设计可以减轻或缓解封装体17的裂纹或损坏。半导体装置封装1的设计可以减轻或缓解脱层问题。
图2是展示了根据本公开的一些实施例的半导体装置封装的截面视图的示意图。参考图2，半导体装置封装2包含载体11、电子组件12、粘性层13、导电线14和14'、缓冲层15、加强结构16以及封装体17。图2的半导体装置封装2类似于图1的半导体装置封装1。图2所示的半导体装置封装2与图1所示的半导体装置封装1之间的一个差异在于加强结构16进一步包含多个开口16o1、16o2、16o3和16o4。
参考图2，多个开口(还可以被称为“孔”或“沟槽”)16o1、16o2、16o3和16o4通过例如光刻工艺(例如，曝光、显影、蚀刻等)形成于加强结构16的表面161上。在一些实施例中，开口16o1、16o2、16o3和16o4被形成以暴露加强结构16的一或多个部分，使得加强结构16的暴露部分可以用封装体17填充(作为模锁结构(moldlockstructure))。图2所示的模锁结构的设计可以增强加强结构16与封装体17之间的粘合。
图3是展示了根据本公开的一些实施例的半导体装置封装的截面视图的示意图。参考图3，半导体装置封装3包含载体31、电子组件32、粘性层33、导电线34和34'、缓冲层35、加强结构36以及封装体37。
载体31具有导电触点31p1和31p2以及表面311上的开口31h1和31h2。在一些实施例中，载体31可以是引线框架或包含一或多条迹线和/或一或多个导电层的衬底。
电子组件32具有表面321和表面322，并且安置在载体31之上。在一些实施例中，电子组件32通过粘性层33附接到载体31。电子组件32包含有源区域32s以及导电触点32p1和32p2。在一些实施例中，有源区域32s是用于感测电流或磁场/磁力的感测区域。在一些实施例中，电子组件32是例如电流传感器芯片、霍尔电流传感器、磁传感器芯片或压电传感器芯片。
粘性层33安置在载体31与电子组件32之间。粘性层33直接连接到电子组件32的表面322和载体31的表面311。在一些实施例中，粘性层33可以包含胶水或胶带。粘性层33可以包含一或多种隔离材料。粘性层33可以包含一或多种隔热材料。请注意，只有很小的电压施加到电子组件32(例如，传感器芯片)，传感器芯片本身不是热源，并且因此粘性层33使用一或多种隔热材料来避免热量影响传感器芯片。还请注意，因为热传递的主要因素是呈金属材料(例如，根据一些材料特性，热导率为约15～300w/mk)的形式的载体31(例如，引线框架)，所以此处将不考虑一或多种隔热材料的热传递。粘性层33可以包含一或多种电隔离材料。粘性层33可以包含一或多种隔热材料和一或多种电隔离材料两者。粘性层33可以包含例如但不限于玻璃、熔融二氧化硅、氧化硅/氮化硅(具有氧化物/氮化物沉积工艺的硅芯片)、陶瓷、如聚酰亚胺(pi)等聚合物、如阳极氧化铝(aao)等多孔材料或一或多种其它合适的材料。尽管在图3中未展示，然而，可以理解的是，可以在粘性层33与电子组件32之间安置隔热板。尽管在图3中未展示，然而，可以理解的是，可以在粘性层33与电子组件32之间安置电隔离板。
导电线34将电子组件32连接到载体31。导电线34的一端电连接到载体31的导电触点31p1。导电线34的另一端电连接到电子组件32的导电触点32p1。类似地，导电线34'的一端电连接到载体31的导电触点31p2。导电线34'的另一端电连接到电子组件32的导电触点32p2。
缓冲层35安置在电子组件32上。有源区域32s、导电触点32p1和32p2被缓冲层35覆盖。在一些实施例中，缓冲层35的面积与电子组件32的面积相同。导电线34的一端被缓冲层35覆盖并且导电线34的另一端从缓冲层35暴露。类似地，导电线34'的一端被缓冲层35覆盖并且导电线34'的另一端从缓冲层35暴露。缓冲层35的侧面35s1与电子组件32的侧面32s1基本上共面。
在一些实施例中，缓冲层35是导线上膜(fow)。缓冲层35是具有低杨氏模量的fow。在一些实施例中，缓冲层的杨氏模量等于或小于10gpa。在一些实施例中，缓冲层的杨氏模量在5～10gpa的范围内。在一些实施例中，缓冲层的杨氏模量在0～5gpa的范围内。在一些实施例中，缓冲层的杨氏模量在2.5～5.0gpa的范围内。在一些实施例中，缓冲层的cte在20～100w/m-k的范围内。
加强结构36安置在缓冲层35上。加强结构36的表面362直接连接到缓冲层35。在一些实施例中，缓冲层35的侧面35s1与加强结构36的侧面36s1基本上共面。在一些实施例中，电子组件32的侧面32s1、缓冲层35的侧面35s1和加强结构36的侧面36s1基本上共面。
加强结构36可以包含提供刚度并且不会在封装工艺期间的回流温度(例如，260℃)下引起相变(即，加强结构36将不会软化)的材料。在一些实施例中，加强结构36可以包含具有高模量/弹性模量的材料。加强结构36可以包含具有高杨氏模量的材料。在一些实施例中，加强结构36可以包含如硅、钛、玻璃、金属、合金、钢等材料。在一些实施例中，加强结构36包含单晶材料。在一些实施例中，加强结构36包含虚设管芯或虚设芯片。在一些实施例中，加强结构36的杨氏模量在130～200gpa的范围内。在一些实施例中，加强结构36的cte在1.0～5.0w/m-k的范围内。在一些实施例中，加强结构36的cte在2.6～3.0w/m-k的范围内。
在一些实施例中，缓冲层35的面积与加强结构36的面积相同。在一些实施例中，缓冲层35的面积与加强结构36的面积不同。在一些实施例中，缓冲层35的面积小于加强结构36的面积。在一些实施例中，缓冲层35的面积大于加强结构36的面积。
封装体37包封载体31、电子组件32、粘性层33、导电线34和34'、缓冲层35和加强结构36。封装体37可以包含环氧树脂、模制原料(例如，环氧树脂模制原料(emc)或其它模制原料)或其它合适的材料。
图3a、图3b、图3c、图3d、图3e和图3f展示了根据本公开的一些实施例的用于封装半导体装置的方法。
参考图3a，提供载体31。载体31包含导电触点31p1和31p2以及表面311上的开口31h1和31h2。所述多个开口31h1和31h2是通过例如光刻工艺(例如，曝光、蚀刻等)形成于载体31上的。
参考图3b，在载体31上安置具有粘性层33的电子组件32。电子组件32通过粘性层33附接到载体31。电子组件32包含有源区域32s以及导电触点32p1和32p2。在一些实施例中，有源区域32s是用于感测电流或磁场/磁力的感测区域。在一些实施例中，电子组件32是例如电流传感器芯片、霍尔电流传感器、磁传感器芯片或压电传感器芯片。
参考图3c，通过引线接合将电子组件32连接到载体31。导电线34的一端电连接到载体31的导电触点31p1。导电线34的另一端电连接到电子组件32的导电触点32p1。类似地，导电线34'的一端电连接到载体31的导电触点31p2。导电线34'的另一端电连接到电子组件32的导电触点32p2。
参考图3d，在电子组件32上安置缓冲层35。在将缓冲层35附接到电子组件32之前，需要升高温度以软化缓冲层35，并且然后覆盖电子组件32以及导电线34和34'的一部分。此后，执行冷却操作。缓冲层35覆盖电子组件32的有源区域32s。
参考图3e，在缓冲层35上安置加强结构36。加强结构36直接连接到缓冲层35。参考图3f，使用封装体37包封载体31、电子组件32、粘性层33、导电线34和34'、缓冲层35和加强结构36。
通过引入具有低模量的缓冲层35(例如，fow)和/或加强结构36(例如，虚设芯片或虚设管芯)，可以减轻或缓解由回流工艺期间的热循环引起的残余应力(例如，热膨胀系数(cte)不匹配)。半导体装置封装3的设计可以确保电子组件32的功能或性能。半导体装置封装3的设计可以减轻或缓解封装体37的裂纹或损坏。半导体装置封装3的设计可以减轻或缓解脱层问题。
图4是展示了根据本公开的一些实施例的半导体装置封装的截面视图的示意图。参考图4，半导体装置封装4包含载体31、电子组件32、粘性层33、导电线34和34'、缓冲层35、加强结构36以及封装体37。图4的半导体装置封装4类似于图3的半导体装置封装3。图4所示的半导体装置封装4与图3所示的半导体装置封装3之间的一个差异在于加强结构36进一步包含多个开口36o1、36o2、36o3、36o4、36o5和36o6。
参考图4，多个开口(还可以被称为“孔”或“沟槽”)36o1、36o2、36o3、36o4、36o5和36o6通过例如光刻工艺(例如，曝光、显影、蚀刻等)形成于加强结构36的表面361上。在一些实施例中，开口36o1、36o2、36o3、36o4、36o5和36o6被形成以暴露加强结构36的一或多个部分，使得加强结构36的暴露部分可以用封装体37填充(作为模锁结构)。图4所示的模锁结构的设计可以增强加强结构36与封装体37之间的粘合。
图5是展示了根据本公开的一些实施例的半导体装置封装的截面视图的示意图。
参考图5，半导体装置封装5与如参考图1所展示和描述的半导体装置封装1相同或类似，除了为了解释应力分布而展示了半导体装置封装5的翘曲以外。
在半导体装置12的制造或封装期间，由于cte不匹配，一或多个热循环可能引起翘曲问题。如图5所示，假设半导体装置封装5的相对外围部分或所述半导体装置封装5的边缘周围的部分经受如箭头a所示的应力，则半导体装置封装5可能如图5所示发生翘曲或弯曲。半导体装置封装5的相对中心部分(其可能包含电子组件12(例如，传感器芯片)的有源区域(例如，感测区域))受如箭头b所示的应力。如箭头c1和c2表示，应力b可以通过缓冲层15重新分布到电子组件12。应力b可能大于大约2gpa。例如，应力b可以为大约10gpa，应力c1可以等于或大于大约8gpa，并且应力c2可以等于或小于大约2gpa。因此，在重新分布之后，施加到电子组件12的有源区域12s上的应力c2可以等于或小于大约2gpa，这不会对电子组件12的性能或功能产生不利影响。换句话说，即使残余应力b大于2gpa，电子组件12仍可以正常运行。
由于具有低模量的缓冲层(例如，daf或fow)的设计，可以减轻或缓解有源区域12s上的应力，使得本公开的半导体装置封装可以确保传感器芯片的功能或性能。由于加强结构(例如，虚设芯片)的设计，可以提高半导体装置封装的刚度，以便减轻或缓解封装体的裂纹或损坏，或者降低分层的可能性。
图6a、6b和6c是展示了根据本公开的一些实施例的半导体装置封装的示意图。
参考图6a、6b和6c，半导体装置封装6包含载体(例如，引线框架)601、粘性层603、电子组件(例如，芯片或管芯)605、凝胶涂层607和封装体(例如，emc)609。在emc材料的膨胀或固化收缩期间，凝胶涂层607可用于缓解或减轻emc模制应力。在一些实施例中，在室温下，可能在凝胶涂层607与emc609之间产生间隙g。
在半导体装置6的封装期间的回流工艺(大约260℃)下，凝胶涂层607将迅速膨胀(如由图6a中的箭头所示)。在回流工艺之后，由于凝胶涂层607的cte与封装体609的cte之间的差异太大，因此将导致半导体装置封装6"中的裂纹或破裂c。
如本文所使用的，除非上下文另有明确指示，否则单数术语“一个/种(a/an)”和“所述(the)”可以包含复数指代物。在一些实施例的描述中，设置在一个组件“上”、“上方”或“之上”的另一个组件可以涵盖前一组件直接位于后一组件上(例如，与其物理接触)的情况以及在前一组件与后一组件之间定位有一或多个中间组件的情况。
如本文所使用的，术语“基本上”、“大约”和“约”用于描述和解释小的变化。当结合事件或情形使用时，所述术语可以指代事件或情形精确发生的实例以及事件或情形接近发生的实例。例如，当与数值结合使用时，所述术语可以指代小于或等于所述数值的±10％，如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或小于或等于±0.05％的变化范围。例如，关于两个值的术语“约”或“基本上”相等可以指两个值的比率在0.9与1.1之间的范围内并且包含0.9和1.1。
另外，量、比率和其它数值在本文中有时以范围格式呈现。应当理解的是，此类范围格式是为了方便和简洁而使用的，并且应该灵活地理解为包含明确指定为范围的界限的数值，而且还包含所述范围内涵盖的所有单独数值或子范围，如同每个数值和子范围被明确指定一样。
虽然已经参考本公开的具体实施例描述和展示了本公开，但是这些描绘和图示不限制本公开。本领域的技术人员应当理解，在不脱离如由权利要求限定的本公开的精神和范围的情况下，可以作出各种改变并且可以取代等同物。图示可能不一定按比例绘制。由于制造工艺和公差，本公开中的工艺再现与实际装置之间可能存在区别。可能存在未具体展示的本公开的其它实施例。说明书和附图应被视为是说明性的而非限制性的。可以作出修改以使特定情况、材料、物质构成、方法或工艺适于本公开的目标、精神和范围。所有此类修改均旨在落入所附权利要求的范围内。虽然已经参考以特定顺序执行的特定操作描述了本文所公开的方法，但是应理解，可以在不脱离本公开的教导的情况下对这些操作进行组合、细分或重新排列以形成等效方法。因此，除非本文明确指出，否则操作的顺序和分组并不是本公开的限制。
1.一种半导体装置封装，其包括：
载体；
电子组件，其安置在所述载体之上并且具有有源区域；
缓冲层，其安置在所述电子组件的所述有源区域上；
加强结构，其安置在所述缓冲层上；以及
封装体，其包封所述载体、所述电子组件和所述加强结构。
2.根据权利要求1所述的半导体装置封装，其中所述缓冲层的弹性模量与所述加强结构的弹性模量不同。
3.根据权利要求2所述的半导体装置封装，其中所述缓冲层的所述弹性模量小于所述加强结构的所述弹性模量。
4.根据权利要求2所述的半导体装置封装，其中所述弹性模量是杨氏模量。
5.根据权利要求4所述的半导体装置封装，其中所述缓冲层的所述杨氏模量等于或小于10gpa。
6.根据权利要求1所述的半导体装置封装，其中所述缓冲层的侧面和所述加强结构的侧面基本上共面。
7.根据权利要求1所述的半导体装置封装，其中所述缓冲层的侧面、所述加强结构的侧面和所述电子组件的侧面基本上共面。
8.根据权利要求1所述的半导体装置封装，其中所述电子组件的面积大于所述缓冲层的面积。
9.根据权利要求1所述的半导体装置封装，其进一步包括导电线，其中所述导电线的第一端连接到所述电子组件的表面并且所述导电线的第二端连接到所述载体的表面。
10.根据权利要求8所述的半导体装置封装，其中所述导电线的所述第一端和所述第二端从所述缓冲层暴露。
11.根据权利要求8所述的半导体装置封装，其中所述导电线的所述第一端被所述缓冲层覆盖并且所述导电线的所述第二端从所述缓冲层暴露。
12.根据权利要求1所述的半导体装置封装，其中所述加强结构具有至少一个开口或沟槽。
13.根据权利要求1所述的半导体装置封装，其中所述加强结构是单晶材料。
14.根据权利要求1所述的半导体装置封装，其中在正常温度下，所述缓冲层的热膨胀系数(cte)大于所述加强结构的热膨胀系数(cte)。
15.根据权利要求1所述的半导体装置封装，其进一步包括：
粘性层，其安置在所述电子组件与所述载体之间。
16.根据权利要求4所述的半导体装置封装，其中所述缓冲层的所述杨氏模量与所述封装体的杨氏模量不同。
17.根据权利要求4所述的半导体装置封装，其中所述缓冲层的所述杨氏模量小于所述封装体的杨氏模量。
18.根据权利要求1所述的半导体装置封装，其中所述电子组件是电流传感器芯片、磁传感器芯片或压电传感器芯片。
19.一种用于封装半导体装置的方法，其包括：
提供载体；
在所述载体上安置电子组件；
在所述电子组件上安置缓冲层；以及
在所述缓冲层上安置加强结构。
20.根据权利要求19所述的方法，其进一步包括：
包封所述载体、所述电子组件、所述缓冲层和所述加强结构。
技术总结