本申请属于封装技术领域，具体涉及一种多芯片封装器件。
背景技术：
随着电子产品的更新换代，对于多芯片封装器件的功能要求越来越多，多芯片封装器件中的多个芯片之间的信号传输也越来越频繁。目前一般会采用硅桥等方式使多个芯片之间形成电互连结构，以实现信号传输。
现有的形成上述多芯片封装器件的过程主要包括：先从圆片上切割获得单颗芯片，然后再将多颗芯片在基板上重布，接着再将硅桥与对应位置处的多颗芯片实现电连接。上述重布过程对对位精度要求较高，工艺成本较高。
技术实现要素：
本申请提供一种多芯片封装器件，以解决多芯片封装器件制备过程中的对位问题。
为解决上述技术问题，本申请采用的一个技术方案是：提供一种多芯片封装器件，包括：第一圆片，所述第一圆片设有若干矩阵排列的主芯片，相邻所述主芯片之间设置有第一划片槽，所述第一圆片包括相背设置的正面和背面，所述主芯片的正面即所述第一圆片的正面，所述主芯片的背面即所述第一圆片的背面，所述主芯片的正面设置有多个第一焊盘；多个电连接件，一个所述第一焊盘位置处设置有一个所述电连接件；多个桥接芯片，一个所述桥接芯片跨接设置于相邻两个所述主芯片上方，且与对应位置处的所述电连接件电连接，以使得相邻两个所述主芯片通过一个所述桥接芯片电连接。
其中，所述主芯片包括第一区域和第二区域，所述第一区域和所述第二区域上分别设置有多个第一焊盘；其中，相邻所述主芯片的所述第一区域相邻设置，且所述第一区域上的第一焊盘通过对应的所述电连接件与所述桥接芯片电连接。
其中，所述多个电连接件包括高度不同的多个第一电连接件和多个第二电连接件；其中，所述第一电连接件的高度小于所述第二电连接件的高度，且所述第一电连接件位于第一区域，所述第二电连接件位于所述第二区域。
其中，还包括：第一塑封层，覆盖所述第一圆片的正面一侧，且所述第二电连接件背离所述第一圆片一侧、所述桥接芯片背离所述第一圆片一侧、以及所述第一塑封层背离所述第一圆片一侧齐平。
其中，还包括：半导体基板，与所述桥接芯片同层设置，且所述半导体基板对应所述桥接芯片的位置设置有开口，所述桥接芯片位于所述开口内。
其中，在所述第一圆片至所述桥接芯片的第一方向上，所述半导体基板设置有沿所述第一方向延伸的导电通孔；所述第二区域上的第一焊盘通过对应的所述电连接件与所述导电通孔电连接。
其中，所述多个桥接芯片位于第二圆片上，相邻所述桥接芯片之间设置有第二划片槽，所述桥接芯片的正面设置有多个第二焊盘，所述第二焊盘与对应位置处的所述电连接件电连接。
其中，所有所述电连接件的高度相同，所述多芯片封装器件还包括：第二塑封层，覆盖所述第一圆片的正面一侧，且与所述电连接件齐平。
其中，所述第一划片槽贯通所述第一圆片。
其中，还包括：绝缘层，位于所述第一划片槽内，且所述绝缘层的高度与所述第一划片槽的深度相同。
区别于现有技术情况，本申请的有益效果是：本申请所提供的多芯片封装器件中包括第一圆片，第一圆片上设置有若干矩阵排列的主芯片，桥接芯片跨接设置于相邻两个主芯片的上方，且与对应位置处的主芯片电连接。即在上述设计方式中，在将第一圆片切割成单颗主芯片之前，就将桥接芯片与主芯片实现电连接，从而省去现有技术中设置桥接芯片之前的芯片重布过程，进而解决芯片重布过程中所存在的对位问题，降低对位所需的器件成本；此外，使用桥接芯片实现相邻两个主芯片电连接的方式，相比于现有技术中硅桥的方式而言，降低了对位难度，且提高了整个多芯片封装器件的良率。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图，其中：
图1为本申请多芯片封装器件一实施方式的结构示意图；
图2为图1中第一圆片一实施方式的俯视示意图；
图3为本申请多芯片封装器件另一实施方式的结构示意图；
图4为本申请多芯片封装器件另一实施方式的结构示意图；
图5为本申请多芯片封装器件另一实施方式的结构示意图；
图6为本申请多芯片封装器件另一实施方式的结构示意图；
图7为本申请多芯片封装器件另一实施方式的结构示意图；
图8为本申请多芯片封装器件另一实施方式的结构示意图；
图9为本申请多芯片封装器件另一实施方式的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本申请保护的范围。
请参阅图1，图1为本申请多芯片封装器件一实施方式的结构示意图，该多芯片封装器件包括第一圆片10、多个电连接件101和多个桥接芯片103。
具体地，如图2所示，图2为图1中第一圆片一实施方式的俯视示意图。该第一圆片10上设有若干矩阵排列的主芯片100，相邻主芯片100之间设置有第一划片槽108，图1中的第一划片槽108可以是在图2中第一划片槽108的基础上加深后形成；第一圆片10包括相背设置的正面102和背面104，主芯片100的正面即第一圆片10的正面102，主芯片100的背面即第一圆片10的背面104，主芯片100的正面设置有多个第一焊盘106；且第一圆片10上各个主芯片100的类型可以相同或者不同，具体可以根据实际需求进行设定。例如，图2中虚线框中相邻的主芯片a和b可以为一组，后续可以切割保留至同一个封装体中，该组内的主芯片a和b的类型可以不同，即该组内的主芯片a和b可以为异质芯片。此外，对于划分为一组内的相邻主芯片的个数可以为2个、3个、4个等，具体可以根据需求进行设定。
电连接件101可以为金属凸点或金属凸柱，其材质可以为金、铜等，且一个第一焊盘106位置处设置有一个电连接件101，上述电连接件101可以通过电镀等方式形成。上述一个桥接芯片103可以跨接设置于相邻两个主芯片100上方，且与对应位置处的电连接件101电连接，以使得相邻两个主芯片100通过一个桥接芯片103电连接。例如，桥接芯片103的正面设置有多个桥接焊盘1030，桥接焊盘1030可以与对应位置处的电连接件101电连接。
在上述设计方式中，本申请所提供的多芯片封装器件中包括第一圆片10，第一圆片10上设置有若干矩阵排列的主芯片100，桥接芯片103跨接设置于相邻两个主芯片100的上方，且与对应位置处的主芯片100电连接。即在上述设计方式中，在将第一圆片10切割成单颗主芯片100之前，就将桥接芯片103与主芯片100实现电连接，从而省去现有技术中设置桥接芯片103之前的芯片重布过程，进而解决芯片重布过程中所存在的对位问题，降低对位所需的器件成本；此外，使用桥接芯片103实现相邻两个主芯片100电连接的方式，相比于现有技术中硅桥的方式而言，降低了对位难度，且提高了整个多芯片封装器件的良率。
请继续参阅图1，主芯片100包括第一区域1000和第二区域1002，第一区域1000和第二区域1002上分别设置有多个第一焊盘106；其中，相邻主芯片100的第一区域1000相邻设置，且第一区域1000上的第一焊盘106通过对应的电连接件101与桥接芯片103电连接。上述第一区域1000可以是主芯片100的信号传输区，上述设计方式可以使得相邻主芯片100的信号传输区之间直接通过桥接芯片103实现信号传输，以提高信号传输的效率。
当桥接芯片103所电连接的相邻的主芯片100为异质芯片(即相邻主芯片100的类型不同)时，上述多芯片封装器件还可以包括绝缘层(图未示)，位于图1中第一划片槽108内，且绝缘层的高度与第一划片槽108的深度相同。而为了使绝缘效果较好，上述第一划片槽108可以为加深后的划片槽，其加深方式可以为在原始来料的第一圆片10上，利用刀片切割去除第一划片槽108位置处的部分第一圆片10，以形成加深后的第一划片槽108。例如，加深后的第一划片槽108的深度大于第一圆片10厚度的1/2。
此外，在本实施例中，如图1所示，多个电连接件101的高度可以相同，多个桥接芯片103之间可以相互独立设置，即多个桥接芯片103可以以单颗、单颗的形式设置于第一圆片10上。
在其他实施例中，为了进一步降低设置桥接芯片103时的对位难度，如图3所示，图3为本申请多芯片封装器件另一实施方式的结构示意图。多个桥接芯片103a位于同一个第二圆片20上，第二圆片20的俯视图与第一圆片10的俯视图类似，第二圆片20上设有若干矩阵排列的桥接芯片103a，相邻桥接芯片103a之间设置有第二划片槽204，且相邻桥接芯片103a之间的间隔可以大于相邻主芯片100之间的间隔；桥接芯片103a的正面(未标示)即第二圆片20的正面200，桥接芯片103a的背面即第二圆片20的背面202，桥接芯片103a的正面设置有多个第二焊盘1030a，第二焊盘1030a与对应位置处的电连接件101电连接。在上述设计方式中，由于桥接芯片103a位于同一个第二圆片20上，通过一次定位过程即可实现多个桥接芯片103a定位，以进一步降低定位过程的复杂程度。
当然，在其他实施例中，上述多个电连接件101的高度也可不同，例如，如图4所示，图4为本申请多芯片封装器件另一实施方式的结构示意图。多个电连接件101a包括高度不同的多个第一电连接件1010和多个第二电连接件1012；其中，第一电连接件1010的高度小于第二电连接件1012的高度，且第一电连接件1010位于第一区域1000，第二电连接件1012位于第二区域1002。
同样地，在本实施例中，如图4所示，多个桥接芯片103之间可以相互独立设置，即多个桥接芯片103可以以单颗、单颗的形式设置于第一圆片10上。或者，为了进一步降低设置桥接芯片103时的对位难度，多个桥接芯片103也可位于同一个第二圆片上，此时要求第二圆片的第二划片槽的深度较大，且第二电连接件1012不会抵顶到对应位置处的第二划片槽。
另外，当桥接芯片103的设置方式如图1或图3或图4中所示时，为了保护上述多芯片封装器件，以增强其稳定性，还可引入环氧树脂类的塑封层进行保护。
例如，如图5所示，图5为本申请多芯片封装器件另一实施方式的结构示意图。当所有电连接件101的高度相同时，多芯片封装器件还包括第一塑封层105，覆盖第一圆片10的正面102一侧，且与电连接件101齐平。该设计方式可以使得未被桥接芯片103覆盖的电连接件101可以从第一塑封层105中露出，进而使得后续该部分电连接件101能够较为容易地与其他元器件结构实现电连接。进一步，为了保护桥接芯片103与电连接件101之间的电连接结构，上述多芯片封装器件还可设置有底填胶，该底填胶位于桥接芯片103与第一塑封层105之间，桥接芯片103与电连接件101之间的电连接结构位于底填胶内。
又例如，如图6中所示，图6为本申请多芯片封装器件另一实施方式的结构示意图。当电连接件101a的高度不完全相同(如图4所示)时，多芯片封装器件还包括第二塑封层105a，覆盖第一圆片10的正面102一侧，且第二电连接件1012(即高度较高的电连接件101a)背离第一圆片10一侧、桥接芯片103背离第一圆片10一侧、以及第二塑封层105a背离第一圆片10一侧齐平。该设计方式可以使得未被桥接芯片103覆盖的第二电连接件1012可以从第二塑封层105a中露出，进而使得后续该部分第二电连接件1012能够较为容易地与其他元器件结构实现电连接；且上述桥接芯片103背离第一圆片10一侧从第二塑封层105a中露出的方式，可以增强整个多芯片封装器件的散热性能。当然，在其他实施例中，第二电连接件1012背离第一圆片10一侧可以高于桥接芯片103背离第一圆片10一侧，第二塑封层105a背离第一圆片10一侧与第二电连接件1012背离第一圆片10一侧齐平；即此时桥接芯片103背离第一圆片10一侧覆盖有第二塑封层105a，而该设计方式可以对桥接芯片103的保护作用增强。
进一步，在设置有第一塑封层105或第二塑封层105a的基础上，还可降低整个多芯片封装器件的厚度，例如，如图7和图8所示，图7为本申请多芯片封装器件另一实施方式的结构示意图，图8为本申请多芯片封装器件的另一实施方式的结构示意图。第一划片槽108为加深后的划片槽，第一划片槽108可以贯通第一圆片10。使上述第一划片槽108贯通第一圆片10的方式可以为：在设置第一塑封层105或第二塑封层105a之前，切割去除第一圆片10的第一划片槽108位置处的部分第一圆片，以加深第一划片槽108的深度；在形成第一塑封层105或第二塑封层105a之后，研磨第一圆片10的背面104，直至第一划片槽108露出。
此外，在其他实施例中，也可不引入上述第一塑封层105或第二塑封层105a，通过具有开口1070的半导体基板107来保护并限定桥接芯片103的位置。例如，如图9所示，图9为本申请多芯片封装器件另一实施方式的结构示意图。该半导体基板107可以与桥接芯片103同层设置，且半导体基板107对应桥接芯片103的位置设置有开口1070，桥接芯片103位于开口1070内。可选地，上述多个桥接芯片103可以以单颗、单颗的形式设置于第一圆片10上。上述桥接芯片103背离第一圆片10一侧可以与半导体基板107背离第一圆片10一侧齐平。
进一步，为了保护桥接芯片103与第一圆片10之间的电连接结构，上述多芯片封装器件还可以包括底填胶，位于桥接芯片103与第一圆片10之间，且底填胶可以覆盖对应位置处的第一划片槽108以及电连接结构。
而当开口1070在第一圆片10上正投影的面积大于桥接芯片103在第一圆片10上正投影的面积时，上述多芯片封装器件的开口1070中未被桥接芯片103覆盖的区域还可设置有塑封层，以进一步保护和稳定多芯片封装器件。
为了便于上述带有半导体基板107的多芯片封装器件与外部其他元器件实现电连接，在第一圆片10至桥接芯片103的第一方向x上，半导体基板107设置有沿第一方向x延伸的导电通孔1072，未被桥接芯片103覆盖的第二区域1002上的第一焊盘106通过对应的电连接件101与导电通孔1072电连接，具体可以通过焊球/焊料等方式实现电连接。
总而言之，本申请所提供的多芯片封装器件中包括第一圆片，第一圆片上设置有若干矩阵排列的主芯片，桥接芯片跨接设置于相邻两个主芯片的上方，且与对应位置处的主芯片电连接。即在上述设计方式中，在将第一圆片切割成单颗主芯片之前，就将桥接芯片与主芯片实现电连接，从而省去现有技术中设置桥接芯片之前的芯片重布过程，进而解决芯片重布过程中所存在的对位问题，降低对位所需的器件成本；此外，使用桥接芯片实现相邻两个主芯片电连接的方式，相比于现有技术中硅桥的方式而言，降低了对位难度，且提高了整个多芯片封装器件的良率。
以上所述仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其它相关的技术领域，均同理包括在本申请的专利保护范围内。
1.一种多芯片封装器件，其特征在于，包括：
第一圆片，所述第一圆片设有若干矩阵排列的主芯片，相邻所述主芯片之间设置有第一划片槽，所述第一圆片包括相背设置的正面和背面，所述主芯片的正面即所述第一圆片的正面，所述主芯片的背面即所述第一圆片的背面，所述主芯片的正面设置有多个第一焊盘；
多个电连接件，一个所述第一焊盘位置处设置有一个所述电连接件；
多个桥接芯片，一个所述桥接芯片跨接设置于相邻两个所述主芯片上方，且与对应位置处的所述电连接件电连接，以使得相邻两个所述主芯片通过一个所述桥接芯片电连接。
2.根据权利要求1所述的多芯片封装器件，其特征在于，
所述主芯片包括第一区域和第二区域，所述第一区域和所述第二区域上分别设置有多个第一焊盘；
其中，相邻所述主芯片的所述第一区域相邻设置，且所述第一区域上的第一焊盘通过对应的所述电连接件与所述桥接芯片电连接。
3.根据权利要求2所述的多芯片封装器件，其特征在于，
所述多个电连接件包括高度不同的多个第一电连接件和多个第二电连接件；其中，所述第一电连接件的高度小于所述第二电连接件的高度，且所述第一电连接件位于第一区域，所述第二电连接件位于所述第二区域。
4.根据权利要求3所述的多芯片封装器件，其特征在于，还包括：
第一塑封层，覆盖所述第一圆片的正面一侧，且所述第二电连接件背离所述第一圆片一侧、所述桥接芯片背离所述第一圆片一侧、以及所述第一塑封层背离所述第一圆片一侧齐平。
5.根据权利要求2所述的多芯片封装器件，其特征在于，还包括：
半导体基板，与所述桥接芯片同层设置，且所述半导体基板对应所述桥接芯片的位置设置有开口，所述桥接芯片位于所述开口内。
6.根据权利要求5所述的多芯片封装器件，其特征在于，
在所述第一圆片至所述桥接芯片的第一方向上，所述半导体基板设置有沿所述第一方向延伸的导电通孔；所述第二区域上的第一焊盘通过对应的所述电连接件与所述导电通孔电连接。
7.根据权利要求1所述的多芯片封装器件，其特征在于，
所述多个桥接芯片位于第二圆片上，相邻所述桥接芯片之间设置有第二划片槽，所述桥接芯片的正面设置有多个第二焊盘，所述第二焊盘与对应位置处的所述电连接件电连接。
8.根据权利要求7所述的多芯片封装器件，其特征在于，所有所述电连接件的高度相同，所述多芯片封装器件还包括：
第二塑封层，覆盖所述第一圆片的正面一侧，且与所述电连接件齐平。
9.根据权利要求4或8所述的多芯片封装器件，其特征在于，
所述第一划片槽贯通所述第一圆片。
10.根据权利要求1所述的多芯片封装器件，其特征在于，还包括：
绝缘层，位于所述第一划片槽内，且所述绝缘层的高度与所述第一划片槽的深度相同。
技术总结