本发明的实施例是有关于一种集成电路与其堆叠及其制法，特别是有关于一种在多重芯片堆叠集成电路中用于热量位移的背侧接点及其制造方法。
背景技术：
半导体产业持续改进不同电子部件(例如电晶体、二极管、电阻器、电容器等)的集成密度，通过例如减小最小特征大小，使更多部件集成于指定区域中。较小的封装结构，利用较少面积或更小高度，来发展封装半导体装置。举例来说，为了进一步增加单位面积的电路密度，已经研究了三维(three-dimensional，3d)积体电路(integratedcircuits，ic)。
技术实现要素：
在一些实施例中，一种三维集成电路堆叠包括：包括第一半导体衬底的第一ic管芯、布置于第一半导体衬底的前侧上的第一内连线结构以及布置于第一内连线结构上方的第一接合结构；第二ic管芯包括第二半导体衬底、布置于第二半导体衬底的前侧上的第二内连线结构以及布置于第二内连线结构上的接合结构，其中第二接合结构面对第一接合结构；第三ic管芯包括第三半导体衬底、布置于所述第三半导体衬底的前侧上的第三内连线结构以及布置于所述第三半导体衬底的背侧上的第三接合结构，其中第三ic管芯竖直布置在第一ic管芯与第二ic管芯之间；以及散热路径从第三半导体衬底延伸到第一半导体衬底或第二半导体衬底中的至少一个，散热路径包括从第三接合结构延伸的第一背侧接点，第一背侧接点延伸到第三半导体衬底的背侧，其中第一背侧接点热耦接到第一内连线结构或第二内连线结构中的至少一个。
在一些实施例中，一种集成电路管芯包括：半导体衬底；集成于半导体衬底的前侧上的半导体装置；布置于半导体衬底的前侧上的内连线结构，耦接到半导体装置，并且包括嵌入于介电层内的内连线穿孔以及内连线路；布置于内连线结构上方的第一接合结构；布置于半导体衬底的背侧上第二接合结构且包括在接合介电结构内的接合线和接合穿孔；以及布置在第二接合结构内的背侧接点，其中背侧接点的顶表面热耦接到半导体衬底的背侧，其中背侧接点的顶表面通过半导体衬底与半导体衬底的前侧间隔开，并且其中背侧接点热耦接且电耦接到第二接合结构。
在一些实施例中，一种形成集成电路的方法所述方法包括：在半导体衬底的前侧上形成半导体装置；在半导体装置上方形成内连线结构；在内连线结构上方形成第一接合结构；在半导体衬底的背侧上方沉积第二介电层；图案化第二介电层以在第二介电层中形成第一开口，其中第一开口暴露出半导体衬底的背侧的表面，其中当半导体衬底的背侧位于半导体衬底的前侧上方时，半导体衬底的背侧的表面位于半导体装置的上方；在第一开口上方沉积具有第一厚度的胶体层；用第一材料填充第一开口以形成背侧接点，所述背侧接点通过胶体层从半导体衬底分离；以及在第二介电层上方沉积更多介电层、接合接点以及接合线层以在半导体衬底的背侧上方形成第二接合结构，其中背侧接点耦接到接合接点和接合线层。
附图说明
当结合附图阅读时，从以下详细描述最好地理解本公开的各方面。应注意，根据业界中的标准惯例，各个构件未按比例绘制。实际上，为了论述清楚起见，可以任意增大或减小各种构件的尺寸。
图1a、图1b以及图1c示出包括在三维集成电路堆叠的管芯中背侧接点的三维(3d)集成电路(ic)堆叠的一些实施例的横截面图。
图2示出包括具有两个背侧接点的正面到背面接合第三ic管芯和第四ic管芯的3dic堆叠的一些附加实施例的横截面图。
图3示出包括具有三个背侧接点的正面到背面接合第三ic管芯和第四ic管芯的3dic堆叠的一些附加实施例的横截面图。
图4示出包括具有背侧接点的背面到背面接合第三ic管芯和第四ic管芯的3dic堆叠的一些附加实施例的横截面图。
图5到图20示出形成3dic堆叠方法的一些实施例的横截面图，其中第三ic管芯包括耦接到衬底穿孔的背侧接点。
图21示出与图5到图20相对应的方法的一些实施例的流程图。
附图标号说明
100a、100b、100c、200、300、400、500、600、700、800、900、1000、1100、1200、1300、1400、1500、1600、1700、1800、1900、2000、2100:横截面图；
102：第一ic管芯；
104：第三ic管芯；
106：第二ic管芯；
108：半导体衬底；
108a：第一衬底；
108b：第二衬底；
108c：第三衬底；
108d：第四衬底；
108f：前侧；
108s：背侧；
110：半导体装置；
110a：第一半导体装置；
110b：第二半导体装置；
110c：第三半导体装置；
1102：第一蚀刻终止层；
1104：第二介电层；
112：内连线结构；
112a：第一内连线结构；
112b：第二内连线结构；
112c：第三内连线结构；
114：内连线路；
116：内连线穿孔；
118：内连线介电结构；
120：接合结构；
120a：第一接合结构；
120b：第二接合结构；
120c：第三接合结构；
122：接合线层；
123：接合穿孔；
124：接合介电结构；
126：接合结构；
128：衬底穿孔(tsv)；
129：化学隔离层；
1202：第二开口；
130：衬垫；
131：胶体层；
132：背侧接点；
132t：最顶表面；
134：散热路径；
1302：第二导电材料
1304：共形胶体层；
1502：第一蚀刻终止层；
1504：第三介电层；
160：掺杂井区域；
162：栅极介电层；
1602：第三开口；
164：栅极电极；
166：源极/漏极区；
1702：第四开口；
1802：背侧内连线结构；
204：第四ic管芯；
2004：接合工艺；
2102、2104、2106、2108、2110、2112、2114、2116：操作；
210：正面到背面界面；
220：正面到正面界面；
310：内连线路水平；
410：背面到背面界面；
602：第一介电层；
702：第一开口；
802：电绝缘层；
b：方块；
d1：第一距离；
t1：第一厚度；
t2：第二厚度；
t3：第三厚度。
具体实施方式
以下公开提供用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述组件和布置的特定实例来简化本公开。当然，这些只是实例且并不意欲为限制性的。举例来说，在以下描述中，第一特征在第二特征上方或第二特征上的形成可以包含第一特征和第二特征直接接触地形成或安置的实施例，并且还可包含额外特征可在第一特征与第二特征之间形成或安置，使得第一特征和第二特征可以不直接接触的实施例。另外，本公开可以在各个实例中重复参考标号和/或字母。这种重复是出于简单和清晰的目的，本身并不指示所论述的各种实施例和/或配置之间的关系。
另外，例如“在……下(beneath)”、“在……下方(below)”、“下部(lower)”、“在……上方(above)”、“上部(upper)”及类似者的空间相对术语本文中为易于描述而使用，以描述如图中所说明的一个组件或特征与另一组件或特征的关系。除了图中所描绘的定向之外，空间相对术语意图涵盖在使用或操作中的装置的不同定向。所述设备可以其它方式定向(旋转90度或处于其它定向)且本文中所使用的与空间相关的描述词可类似地相应地进行解释。
三维(3d)集成电路(ic)可包含在第一ic管芯和第二ic管芯之间竖直堆叠的第三ic管芯。第一ic管芯、第二ic管芯和第三ic管芯可以各自包含半导体衬底，半导体装置集成在半导体衬底上，内连线结构包括交替堆叠的布线层以及嵌入于介电结构中的穿孔。第三ic管芯可以通过接合结构接合到第一ic管芯和第二ic管芯。接合结构可以包括接合线层和嵌入于接合介电层内的接合接点。此外，第三ic管芯可以包括衬底穿孔(throughsubstratevia，tsv)，所述衬底穿孔电耦接到第一ic管芯、第二ic管芯和第三ic管芯。tsv可具有侧壁衬垫，侧壁衬垫使tsv与第三ic管芯的半导体装置电绝缘。侧壁衬垫通常包括介电材料，例如氧化物(例如二氧化硅)或氮化物(例如氮化硅)。
因此，第三ic管芯的半导体衬底可以被作为电绝缘体的介电材料包围并直接接触。第三ic管芯的半导体装置在半导体衬底中的操作期间可以产生热量，这可由于第三ic管芯中包围的介电材料的低效散热而损坏半导体装置。此外，如果3dic包括具有相似或相同设计(例如半导体装置、内连线结构等的尺寸/位置)超过三个ic管芯，与在第一ic管芯与第二ic管芯之间具有一个ic管芯的3dic进行热堆积(heatbuild-up)相比，在第一ic管芯与第二ic管芯之间的多个ic管芯的半导体衬底中的热堆积更大，因此更具破坏性。
本公开的各种实施例展现包括在第一ic管芯和第二ic管芯之间竖直堆叠的第三ic管芯的3dic。第三ic管芯包括在第三半导体衬底前侧上集成的半导体装置。第三ic管芯还可包括第三半导体衬底背侧上的背侧接点，但与半导体装置的有源区域间隔开以避免电气干扰。背侧接点包括具有高热导率的材料，在3dic中，所述材料耦接到接合线以及内连线路。胶体层可以使背侧接点与第三半导体衬底分隔而不直接接触。胶体层比tsv的侧壁衬垫更薄。因此，在第三半导体衬底中半导体装置的操作期间，产生的热量可以比tsv更快地通过背侧接点耗散，所产生的热量经内连线路传播且经第一ic管芯和/或第二ic管芯的半导体衬底散出，因而阻止热堆积及最终3dic的性能下降。
图1a示出包括背侧接点的三维(3d)集成电路(ic)的一些实施例的横截面图100a。
横截面视图100a的3dic堆叠包含第一ic管芯102、安置在第一ic管芯102上方且耦接到第一ic管芯102的第三ic管芯104、安置在第三ic管芯104上方且耦接到第三ic管芯104的第二ic管芯106。每一个第一ic管芯102、第三ic管芯104以及第二ic管芯106包括半导体衬底、在半导体衬底的前侧上的半导体装置(例如晶体管、电容器、二极管等)、内连线结构布置在半导体衬底前侧上方以及半导体装置和接合结构布置在内连线结构和半导体衬底的前侧的上方。举例来说，第一ic管芯102包括第一衬底108a、第一半导体装置110a、第一内连线结构112a以及第一接合结构120a；第二ic管芯106包括第二衬底108b、第二半导体装置110b、第二内连线结构112b以及第二接合结构120b；且第三ic管芯104包括第三衬底108c、第三半导体装置110c、第三内连线结构112c以及第三接合结构120c。每一个内连线结构(例如内连线结构112a、内连线结构112b、内连线结构112c)可以包括内连线路114的网络以及被内连线介电结构118围绕的内连线穿孔116。内连线路114的网络和第一内连线结构112a、第二内连线结构112b以及第三内连线结构112c的内连线穿孔116分别电连接到第一半导体装置110a、第二半导体装置110b以及第三半导体装置110c。在一些实施例中，每一个第一接合结构120a、第二接合结构120b和第三接合结构120c可以包括嵌入于接合介电结构124内的接合穿孔123和接合线层122。在一些实施例中，接合结构(例如接合结构120a、接合结构120b、接合结构120c)可例如是混合接合(hybridbond，hb)结构。在一些实施例中，第二接合结构120b接合到第三接合结构120c，第一接合结构120a接合到第三ic管芯104的另外的接合结构126。
举例来说，在实施例中，第三ic管芯104的另外的接合结构126也可以是混合接合(hb)结构。在一些实施例中，另外的接合结构126可以包括接合穿孔123、接合线层122、内连线穿孔116和/或嵌入于接合介电结构124内的内连线路114。另外的接合结构126安置于第三ic管芯104的第三衬底108c的背侧108s上。衬底穿孔(tsv)128从第三衬底108c的背侧108s延伸到前侧108f。tsv128可以电连接到第三内连线结构112c和另外的接合结构126的导电组件(例如内连线路114、内连线穿孔116、接合线层122、接合穿孔123)。因此，tsv128可以包括导电的第一材料，因此可以电连接竖直堆叠的第一ic管芯102、第三ic管芯104以及第二ic管芯106。在一些实施例中，tsv128包括围绕tsv128的侧壁的tsv衬垫130。在一些实施例中，tsv衬垫130包括介电材料(例如氮化硅、二氧化硅)以防止tsv128电泄漏至第三衬底108c中以及接近第三半导体装置110c。在一些实施例中，tsv128的最上和最底部表面被tsv衬垫130显露以允许电信号经从最底部表面到最上表面的tsv128传播，因此tsv128电连接到至少第一内连线结构112a和第三内连线结构112c。此外，tsv128可以与化学隔离层129直接接触，以阻止tsv128在第三衬底108c中化学泄漏(例如扩散)。在一些实施例中，化学隔离层129可以包含例如氮化钽
在一些实施例中，另外的接合结构126还可以包括背侧接点132。背侧接点132从另外的接合结构126的内连线路114朝第三衬底108c的背侧108s延伸。在一些实施例中，背侧接点132延伸到第三衬底108c的背侧108s中。背侧接点132可以被胶体层131围绕以有助于背侧接点132和第三衬底108c之间的黏着力。在一些实施例中，胶体层131可以包括例如钛或氮化钛。胶体层131比tsv衬垫130和化学隔离层129更薄。背侧接点132与第三半导体装置110c的有源区域间隔开，以避免具有第三半导体装置110c的电气干扰。在一些实施例中，背侧接点132可不使用电隔离阻隔层，因为例如与tsv128的接触面积相比，背侧接点132接触第三衬底108c的面积较小。
应了解在第三半导体装置110c操作期间，可以产生热量。因此，在一些实施例中，散热路径134可以包含被布置在第三半导体装置110c附近的背侧接点132，以允许在第三衬底108c内的任何热量从第三半导体装置110c消散且散发到第三衬底108c之外。随后热量可持续经过不同的散热路径134继续离开第三衬底108c，并通过第一衬底108a或第二衬底108b中的至少一个的背侧108s从3dic堆叠耗散。因为胶体层131与tsv衬垫130和化学隔离层129相比更薄，热量将会与tsv128中相比更快速地耗散在背侧接点132中。因此，散热路径134与tsv耗散路径(未图示)相比更高效，当经过tsv衬垫130和来自第三衬底108c的化学隔离层129所产生的热量会耗散。因此，背侧接点132可以提供更高效的散热路径134，以降低对3dic堆叠的热降解(thermaldegradation)，因而提高3dic堆叠的寿命。
图1b示出与在图1a的横截面图100a中的方块b对应以突显背侧接点132的部件一些实施例的横截面图100b。
在一些实施例中，半导体装置110可例如是金属氧化物半导体场效应晶体管(metaloxidesemiconductorfieldeffecttransistor，mosfet)。在这种实施例中，第三半导体装置110c可以包括在第三衬底108c中的掺杂井区域160，其中掺杂井区域160更加重掺杂和/或具有与第三衬底108c相比不同的掺杂类型。源极/漏极区166可以存在掺杂井区域160中，在栅极介电层162上方的栅极电极164可以安置在第三衬底108c的前侧108f。背侧接点132具有最顶表面132t，最顶表面132t可以定义为胶体层131的最顶表面，胶体层131的最顶表面与第三半导体装置110c间隔开，因此背侧接点132并不与第三半导体装置110c电干预。因此，在一些实施例中，胶体层131和背侧接点132接触第三衬底108c的区域，所述区域是与第三半导体装置110c的有源区域(例如掺杂井区域160，源极/漏极区166)相比具有不同的掺杂浓度和/或不同的掺杂类型的区域。在一些实施例中，背侧接点132的最顶表面132t延伸于第三衬底108c的背侧108s中第一距离d1。
在一些实施例中，tsv衬垫130可以具有在大约200埃和大约2000埃范围之间的第一厚度t1，化学隔离层129可以具有在例如在大约50埃和500埃范围之间的第二厚度t2。在一些实施例中，胶体层131可以具有例如大约20埃和大约300埃范围之间的第三厚度t3。在一些实施例中，第一厚度t1比第三厚度t3大。此外，在一些实施例中，第三厚度t3至少小于第一厚度t1和第二厚度t2的总和。
图1c示出可以与图1b的横截面图100b对应的横截面图100c并且更包含在第三半导体装置110c、背侧接点132以及tsv128之间的散热路径134的一些实施例。
在一些实施例中，tsv128和背侧接点132具有与tsv衬垫130、化学隔离层129以及胶体层131的材料相比较高的导热率的材料。因此，热量越快到达背侧接点132或tsv128，热量就可以从第三半导体装置110c耗散。因为胶体层131与tsv衬垫130和化学隔离层129相比更薄，从第三半导体装置110c产生的任何热量通过背侧接点132比通过tsv128耗散第三衬底108c的散热效率更高。因此，在一些实施例中，背侧接点132与内连线路114其中一个直接接触和热耦合以持续耗散热量，使得用于散热的散热路径134经过背侧接点132及持续经过其它导热材料(例如内连线路114、内连线穿孔116、tsv128、接合穿孔123等)以在操作期间使热量从第三半导体装置110c耗散。因此，一些热量可以经由tsv衬垫130和化学隔离层129从第三衬底108c耗散，然而，因为胶体层131的厚度小于tsv衬垫130和化学隔离层129的厚度，所以更多的热量将从第三衬底108c耗散以及经过胶体层131和背侧接点132耗散。
图2示出包括具有正面到背面接合的第三ic管芯和第四ic管芯的3dic堆叠的一些实施例的横截面图200。
在横截面图200中的3dic堆叠包含第一ic管芯102、布置在第一ic管芯102上方且接合到第一ic管芯102的第三ic管芯104、布置在第三ic管芯104且接合到第三ic管芯104的第四ic管芯204以及布置在第四ic管芯204上方且接合到第四ic管芯204的第二ic管芯106。在一些实施例中，第四icdie204，如第三ic管芯104包括第四另外的接合结构226。第四另外的接合结构226可以安置于第四ic管芯204的第四衬底108d的背侧108s上。在一些实施例中，第四ic管芯204的第四另外的接合结构226可以接合到位于正面到背面界面(front-to-backinterface)210的第三接合结构120c，代表第三ic管芯104的第三衬底108c的前侧108f面对第四衬底108d的背侧108s。此外，第二接合结构120b可以接合到位于正面到正面界面(front-to-frontinterface)220的第四接合结构120d，代表第二衬底108b的前侧108f面对第四衬底108d的前侧208f。
应了解3dic堆叠的一些实施例包括以不同的界面类型(例如正面到正面、正面到背面)彼此接合的第三ic管芯104和第四ic管芯204。然而，在一些实施例中，每一个第三ic管芯104和第四ic管芯204可以包括背侧接点132，以提供通向散热路径134的通路，散热路径134有效耗散由半导体装置(例如半导体装置110c、半导体装置110d)产生的任何热量以远离半导体装置(例如半导体装置110c、半导体装置110d)。在一些实施例中，背侧接点132可以耦接到tsv128，因此散热路径134经过tsv128。在一些实施例中，在不经过tsv128的情况下，散热路径134可以更短而更高效，如第三衬底108c和第一衬底108a之间所示。
在一些实施例中，第三衬底108c和第四衬底108d可以包括两个tsv128以及两个背侧接点132。然而，应了解tsv128的数量可以取决于3dic堆叠的设计且背侧接点132的数量可以取决于在操作期间由半导体装置(例如半导体装置110c、半导体装置110d)产生的热量的多寡和/或其他设计要求(例如tsv的数量、衬底的宽度、半导体装置的大小等)。因此，tsv128的数量和背侧接点132的数量可以与在图2的横截面图200中示出的不同。此外，在一些实施例中，如图2的横截面图200所描绘，每一个ic管芯(ic管芯102、ic管芯104、ic管芯204、ic管芯106)可以具有与半导体装置(半导体装置110a、半导体装置110b、半导体装置110c、半导体装置110d)、内连线结构(内连线结构112a、内连线结构112b、内连线结构112c、内连线结构112d)以及接合结构(接合结构120a、接合结构120b、接合结构120c、接合结构120d)的位置同样或差不多同样的ic设计。在这种实施例中，当ic管芯(ic管芯102、ic管芯104、ic管芯204、ic管芯106)为竖直堆叠时，热量甚至可以积聚得更快。因此，举例来说，在其中ic管芯(ic管芯102、ic管芯104、ic管芯204、ic管芯106)具有与有不同ic设计的ic管芯相同或大约相同的管芯设计的实施例中，3dic堆叠可以包括更多背侧接点132。此外，取决于ic管芯设计，在一些实施例中，每一个第三ic管芯104和第四ic管芯204可以包括相同或不同的背侧接点132的数量。然而，在3dic堆叠中的背侧接点132可以提供到散热路径134的入口，所述入口用于高效散热以至少远离第三半导体装置110c和第四半导体装置110d。
图3示出包括具有正面到背面接合的第三ic管芯和第四ic管芯的3dic堆叠的一些另外实施例的横截面图300，其中每一个第三衬底108c和第四衬底108d包括三个背侧接点132及一个tsv128。
在一些实施例中，在第三接合结构120c和第四接合结构120d中的背侧接点132在第三接合结构120c和第四接合结构120d的同一内连线路水平(interconnectwirelevel)310处耦接到内连线路114。虽然在横截面图300中内连线路水平310处的内连线路114未连续地连接，但应了解，第三接合结构120c和第四接合结构120d的内连线路水平310处的每一个内连线路114经过内连线路114的其他部分电连接，由于布线设计内连线路114在横截面图300中不可见。在其他实施例中，横截面图300中，在第三接合结构120c和第四接合结构120d中每一个内连线路水平310处的内连线路114可以连续地连接。通过在内连线路水平310处将背侧接点132耦接到内连线路114，第三衬底108c和第四衬底108d中的任何热量可以从第三半导体装置110c和第四半导体装置110d耗散且经过第一内连线结构112a、第二内连线结构112b、第三内连线结构112c或第四内连线结构112d中的至少一个。
图4示出包括具有背面到背面接合的第三ic管芯和第四ic管芯的3dic堆叠的一些实施例的横截面图400。
在一些实施例中，第三ic管芯104的另外的接合结构126沿着背面到背面界面(back-to-backinterface)410可以接合到第四ic管芯204的第四另外的接合结构226，代表第三衬底108c的背侧108s面对第四衬底108d的背侧108s。
图5到图20示出形成集成电路(ic)管芯的方法的一些实施例的横截面图500到横截面图2000，该集成电路(ic)管芯具有耦接到衬底穿孔的背侧接点。尽管相对于方法描述图5到图20，但应了解，图5到图20中所公开的结构不限于此方法，但取而代之，可单独作为独立于方法的结构。
如图5的横截视图500所绘示，提供了一种半导体衬底108。在一些实施例中，半导体衬底108可以包括任何类型的半导体主体(例如硅/cmos块体、sige、soi等)例如半导体芯片或在芯片上的一个或多个管芯，以及形成在其上和/或与其相关联的任何其他类型的半导体和/或外延层。在一些实施例中，半导体衬底108的厚度可以在例如大约2.4微米和大约3微米范围之间。半导体装置110可以沉积在半导体衬底108的前侧108f上。在一些实施例中，半导体装置110可例如是晶体管、电容器、电阻器或类似物。内连线结构112可以沉积在半导体装置110上方以及沉积于半导体衬底108的前侧108f上方，内连线结构112包括嵌入于内连线介电结构118内的内连线穿孔116和内连线路114。在一些实施例中，内连线结构112的厚度可以在例如大约5微米和大约8微米范围之间。
在一些实施例中，内连线穿孔116和内连线路114包括能导电的相同材料。举例来说，在一些实施例中，内连线穿孔116和内连线路114包括铜。因为已知铜化学扩散到周围的内连线介电结构118中，薄阻隔层可以将每一个内连线穿孔116和内连线路114与内连线介电结构118分开。举例来说，在一些实施例中，薄阻隔层可以包括氮化钽，以化学分离(例如阻止扩散)内连线穿孔116和在内连线介电结构118中的内连线路114。在其他实施例中，内连线穿孔116和内连线路114可以包括其他导电材料例如钨、铝或类似物。在一些实施例中，内连线介电结构118可以包括介电材料例如氮化物(例如氮化硅、氮氧化硅)、碳化物(例如碳化硅)、氧化物(例如氧化硅)、硼硅酸盐玻璃(borosilicateglass，bsg)、磷硅酸盐玻璃(phosphoricsilicateglass，psg)、硼磷硅酸盐玻璃(borophosphosilicateglass，bpsg)、低k氧化物(例如掺碳氧化物、sicoh)或类似物。此外，接合结构120可以形成于内连线结构112上方。在一些实施例中，接合结构120可以包括接合穿孔123和嵌入于接合介电结构124内的接合线层122。在一些实施例中，接合穿孔123、接合线层122和接合介电结构124分别包括与内连线穿孔116、内连线路114和内连线介电结构118相同的材料。在一些实施例中，内连线路114可以耦接到接合穿孔123。在一些实施例中，接合结构120的厚度可以在例如大约1.5微米和大约2微米范围之间。
如图6的横截面图600所绘示，半导体衬底108翻转因此可以处理半导体衬底108的背侧108s。第一介电层602可以沉积于半导体衬底108的背侧108s上。第一介电层602可以包括介电材料例如氮化物(例如氮化硅、氮氧化硅)、碳化物(例如碳化硅)、氧化物(例如氧化硅)、硼硅酸盐玻璃(borosilicateglass，bsg)、磷硅酸盐玻璃(phosphoricsilicateglass，psg)、硼磷硅酸盐玻璃(borophosphosilicateglass，bpsg)、低k氧化物(例如掺碳氧化物、sicoh)或类似物。在一些实施例中，第一介电层602可以包括与接合介电结构124相同的材料。第一介电层602可以通过气相沉积工艺(例如化学气相沉积(chemicalvapordeposition，cvd)、物理气相沉积(physicalvapordeposition，pvd)、原子层沉积(atomiclayerdeposition，ald)等)的方式形成。
如图7的横截面图700所绘示，第一开口702形成且完全延伸穿过第一介电层602和半导体衬底108。可以根据形成于第一介电层602上方的掩模层(未图示)，通过选择性图案化工艺来形成第一开口702。举例来说，在一些实施例中，掩模层可以包括藉由旋转涂布工艺所形成的感光材料(例如光刻胶)。在这类实施例中，感光材料层根据光掩模选择性暴露于电磁辐射。在感光材料内电磁辐射修改曝光区的可溶性以定义可溶区域。感光材料随后显影以界定通过移除可溶区域在感光材料内的开口。在其他实施例中，掩模层可以包括硬掩模层(例如氮化硅层、碳化硅层或类似物)。然后根据在掩模层中的开口执行蚀刻工艺。在图7的横截面图700中，蚀刻工艺(例如湿式蚀刻、干式蚀刻)会移除第一介电层602、半导体衬底108以及内连线介电结构118的部分，因而形成第一开口702。第一开口702暴露出在内连线结构112中的其中一个内连线路114。此外，第一开口702从半导体装置110间隔开为避免干扰和/或损害半导体装置110。
如图8的横截面图800所绘示，电绝缘层802沉积在第一介电层602上方和第一开口702内。在一些实施例中，电绝缘层802包括例如二氧化硅、氮化硅、氧化铝或一些其他电绝缘体材料。在一些实施例中，电绝缘层802可以藉由气相沉积工艺(例如cvd、pe-cvd、pvd、ald等)沉积。
如图9的横截面图900所绘示，电绝缘层(图8的802)的水平部分经移除，因而在第一开口702内形成衬底穿孔(tsv)衬垫130。在一些实施例中，电绝缘层(图8的802)的水平部分使用竖直蚀刻工艺(例如竖直干式蚀刻)移除，因此不需要掩模层。在一些实施例中，从横截面图900，在竖直蚀刻工艺之后，剩余的tsv衬垫130可以具有为倒圆的上内角。然而，tsv衬垫130可以完全覆盖从第一开口702的形成暴露的半导体衬底108的内侧壁，以在水平方向上提供电绝缘。
如图10的横截面图1000所绘示，导电材料填充第一开口(图9的702)以形成衬底穿孔(tsv)128。在一些实施例中，化学隔离层129先在第一开口(图9的702)中沉积，藉由例如气相沉积工艺(例如cvd、pe-cvd、pvd、ald、溅镀等)。化学隔离层129可以包括例如钽或氮化钽，所述化学隔离层129具有例如在大约50埃和大约500埃范围之间的厚度。随后，在一些实施例中，tsv128的导电材料可以包括例如铜。通过例如气相沉积工艺(例如，cvd、pe-cvd、pvd、ald、溅镀等)在第一介电层602上、化学隔离层129上和第一开口(图9的702)内沉积导电材料来形成tsv128。随后，平坦化工艺(例如化学机械平坦化(chemicalmechanicalplanarization，cmp))可以用于移除多余的导电材料和任何沉积化学隔离层的额外的材料，因此tsv128具有与第一介电层602大体上共面的上表面。化学隔离层129的最外侧壁由tsv衬垫130围绕，因此tsv128并不直接接触半导体衬底108。化学隔离层129可以防止tsv128扩散到半导体衬底108中，并且tsv衬垫130可以防止在操作期间穿过tsv128的任何电信号泄漏到半导体衬底108中。因此，化学隔离层129和tsv衬垫130都防止tsv128损坏和/或干扰半导体装置110。此外，tsv128可以电连接到内连线结构112。在一些实施例中，tsv128可具有例如大约0.7微米和大约3.2微米范围之间的高度。因为tsv128完全延伸经过半导体衬底108，tsv128具有比半导体衬底108的厚度大的高度。
如图11的横截面图1100所绘示，第一蚀刻终止层1102可以沉积在第一介电层602和tsv128上方，第二介电层1104可以沉积在第一蚀刻终止层1102上方。在一些实施例中，第一蚀刻终止层1102可以包括例如氮化物(例如氮化硅)、碳化物(例如碳化硅)或类似物。
如图12的横截面图1200所绘示，可形成第二开口1202，所述第二开口1202从第二介电层1104延伸到半导体衬底108的背侧108s。第二开口1202暴露出半导体衬底108的背侧108s。第二开口1202可以根据掩模层(未图示)通过选择性图案化工艺形成，与图7中第一开口702的形成相似。在一些实施例中，第二开口1202延伸于半导体衬底108的背侧108s中第一距离d1。第二开口1202与tsv128横向间隔开且与半导体装置110竖直间隔开。在一些实施例中，存在两个第二开口1202，然而在其他实施例中，形成一个第二开口1202或多于两个第二开口1202。
如图13的横截面图1300所绘示，共形胶体层1304及第二导电材料1302沉积在第二介电层1104上方和第二开口(图12的1202)内。在一些实施例中，共形胶体层1304包括例如钛或氮化钛，所述共形胶体层1304具有例如大约20埃和大约300埃范围之间的厚度。在一些实施例中，第二导电材料1302包括例如钨。共形胶体层1304和/或第二导电材料1302可以以例如气相沉积工艺(例如cvd、pe-cvd、pvd、ald、溅镀等)的方式沉积。
如图14的横截面图1400所绘示，安置于第二介电层1104的最顶表面上的第二导电材料(图13的1302)经移除，因而形成由第一介电层602和第二介电层1104围绕的背侧接点132，背侧接点132延伸于半导体衬底108的背侧108s中。在一些实施例中，第二导电材料(图13的1302)通过平坦化工艺(例如cmp)移除，因此，背侧接点132可以具有与第二介电层1104大体上共面的顶表面。在一些实施例中，背侧接点132可以具有例如在大约0.1微米和大约1微米范围之间的高度。在一些实施例中，从横截面图1400所绘示的角度来看，背侧接点132具有在tsv128的最顶表面之下的最底表面，并且具有在tsv128的最顶表面上的最顶表面。
如图15的横截面图1500所示，第一蚀刻终止层1502可以沉积在第二介电层1104和背侧接点132上方，第三介电层1504可以沉积在第二蚀刻终止层1502上方。在一些实施例中，第二蚀刻终止层1502和所述第三介电层1504可以分别包括与第一蚀刻终止层1102和第二介电层1104相同的材料。
如图16的横截面图1600所示，可以形成从第三介电层1504的顶表面延伸到tsv128的顶表面的第三开口1602。因此，在一些实施例中，第三开口1602可以直接上覆于tsv128且暴露tsv128的顶表面。根据掩模层(未图示)，第三开口1602由选择性图案化工艺所形成，与图7中的第一开口702的形成相似。
如图17的横截面图1700所示，可以形成从第三介电层1504的顶表面延伸到背侧接点132的顶表面的第四开口1702。在一些实施例中，第四开口1702横向延伸跨越背侧接点132和tsv128。根据掩模层(未图示)，第四开口1702由选择性图案化工艺所形成，与图7中的第一开口702的形成相似。
如图18的横截面图1800所示，第三导电材料沉积到第四开口(图17的1702)中，随后平坦化，从而形成背侧内连线结构1802。图16到图18示出的背侧内连线结构1802的形成可以表示双镶嵌(dualdamascene)工艺。因此，背侧内连线结构1802可以包括铜。此外，隔离层(未图示)可以由背侧内连线结构1802围绕以化学分离来自背侧接点132的背侧内连线结构1802、tsv128以及围绕介电层(介电层1104，介电层1504)。阻隔金属层可以包括例如氮化钽。
如图19的横截面图1900所示，在一些实施例中，接合介电结构124、接合穿孔123以及接合线层122也可以形成于第三介电层1504和背侧内连线结构1802上方。在一些实施例中，第一介电层602、第二介电层1104和第三介电层1504可以包括与接合介电结构124相同的介电材料。此外，在一些实施例中，接合介电结构124可以包括与内连线介电结构118相同的介电材料。在一些实施例中，接合穿孔123和接合线层122可以包括与背侧内连线结构1802相同的导电材料。接合穿孔123和接合线层122也可以由双镶嵌工艺所形成，如背侧内连线结构1802。在一些实施例中，接合穿孔123和接合线层122可以耦接到背侧内连线结构1802。背侧接点132、背侧内连线结构1802、接合穿孔123、接合线层122以及围绕介电材料一起可以构成在半导体衬底108的背侧108s上的另外的接合结构126。在一些实施例中，另外的接合结构126可以具有例如在大约3微米和大约3.5微米范围之间的高度。因此，在一些实施例中，另外的接合结构126可以具有与接合结构120相比更大的高度。此外，图19示出的ic管芯可以被分类为第三ic管芯104因为接合结构(接合结构120、接合结构126)都在半导体衬底108的前侧108f和背侧108s上。
如图20的横截面图2000所示，在一些实施例中，可以进行接合工艺2004以形成3dic堆叠，其中第三ic管芯104的另外的接合结构126接合到第一ic管芯102的第一接合结构120a，并且第三ic管芯104的第三接合结构120c(图19的120)接合到第二ic管芯106的第二接合结构120b。将各个接合结构彼此接合的接合工艺2004可以是熔融接合(fusionbonding)工艺、共晶接合(eutecticbonding)工艺、金属接合(metallicbonding)工艺和/或其组合。因此，在一些实施例中，接合工艺2004是混合接合(hybridbonding)工艺。在一些实施例中，第一ic管芯102和第二ic管芯106的第一衬底108a和第二衬底108b可以各自具有大约750微米和大约800微米范围之间的厚度。因此，在一些实施例中，第三ic管芯104的第三衬底108c(图19的108)比每一个第一衬底108a和第二衬底108b更薄。第一衬底108a和第二衬底108b可以分别界定3dic堆叠的最底表面和最顶表面。因此，在3dic堆叠的操作期间，来自半导体装置(例如半导体装置110a、半导体装置110b、半导体装置110c)的任何产生的热量可以从半导体装置(例如半导体装置110a、半导体装置110b、半导体装置110c)消散，并且通过第一衬底108a和第二衬底108b离开3dic堆叠。此外，由于第三ic管芯104中的背侧接点132，第三衬底108c中产生的热量可以通过背侧接点132并通过接合结构(例如接合结构120a、接合结构120b、接合结构120c)、另外的接合结构126、tsv128和内连线结构(例如内连线结构112a、内连线结构112b、内连线结构112c)朝向第一衬底108a和第二衬底108b有效的消散，以减轻对半导体装置(例如半导体装置110a、半导体装置110b、半导体装置110c)的热损坏。
图21示出具有耦合到衬底穿孔的背侧接点的一种形成集成电路(ic)管芯的方法2100的一些实施例的流程图。
虽然方法2100在下文示出且描述为一系列动作或事件，但应了解，不应以限制意义来解释此类动作或事件的所示出的排序。举例来说，除本文中所示出和/或描述的动作或事件之外，一些动作可与其它动作或事件以不同次序和/或同时出现。另外，可能需要并非所有的所示出动作以实施本文中的描述的一个或多个方面或实施例。另外，本文中所描绘的动作中的一个或多个可以一个或多个单独动作和/或阶段进行。
在操作2102处，半导体装置形成于半导体衬底的前侧上。
在操作2104处，内连线结构形成于半导体装置上方。
在操作2106处，接合结构形成于内连线结构上方。图5示出与操作2102、操作2104以及操作2106相对应的一些实施例的横截面图500。
在操作2108处，形成从半导体衬底的背侧延伸到半导体衬底的前侧的衬底穿孔(tsv)。图7到图10示出对应于操作2108的一些实施例的横截面图700到横截面图1000。
在操作2110处，第二介电层沉积于半导体衬底的背侧上方。图11示出对应于操作2110的一些实施例的横截面图1100。
在操作2112，第一开口形成于第二介电层中以暴露半导体衬底的背侧的表面。图12示出对应于操作2112的一些实施例的横截面图1200。
在操作2114处，第一开口填充有第一材料以形成在半导体衬底背侧上方的背侧接点。图13和图14示出对应于操作2114的一些实施例的横截面图1300和横截面图1400。
在操作2116处，更多接合介电层、接合接点以及接合线层沉积在第二介电层上方，其中背侧接点耦接到接合接点和接合线层。图19示出对应于操作2116的一些实施例的横截面图1900。
因此，本公开涉及一种3dic堆叠，其使用第三ic管芯的半导体衬底背侧上的背侧接点，所述背侧接点竖直地位于第一ic管芯和第二ic管芯之间，以在操作期间为第三ic管芯的半导体衬底中产生的热量提供有效的散热路径，从而提高装置寿命和可靠性。
因此，在一些实施例中，本公开涉及三维(3d)集成电路(ic)堆叠包括：包括第一半导体衬底的第一ic管芯、布置于第一半导体衬底的前侧上的第一内连线结构以及布置于第一内连线结构上方的第一接合结构；第二ic管芯包括第二半导体衬底、布置于第二半导体衬底的前侧上的第二内连线结构以及布置于第二内连线结构上的接合结构，其中第二接合结构面对第一接合结构；第三ic管芯包括第三半导体衬底、布置于所述第三半导体衬底的前侧上的第三内连线结构以及布置于所述第三半导体衬底的背侧上的第三接合结构，其中第三ic管芯竖直布置在第一ic管芯与第二ic管芯之间；以及散热路径从第三半导体衬底延伸到第一半导体衬底或第二半导体衬底中的至少一个，散热路径包括从第三接合结构延伸的第一背侧接点，第一背侧接点延伸到第三半导体衬底的背侧，其中第一背侧接点热耦接到第一内连线结构或第二内连线结构中的至少一个。
在一些实施例中，所述第三集成电路管芯更包括衬底穿孔、化学隔离层以及电绝缘体衬垫，衬底穿孔延伸穿过从所述第三半导体衬底的所述背侧到所述第三半导体衬底的所述前侧，其中所述衬底穿孔与所述第一背侧接点横向间隔开，并且其中所述衬底穿孔电连接到所述第一背侧接点；化学隔离层直接与所述衬底穿孔的外表面接触；电绝缘体衬垫将所述第三半导体衬底与所述化学隔离层间隔开，其中所述电绝缘体衬垫和所述化学隔离层比胶体层厚，所述胶体层将所述第三半导体衬底与所述第一背侧接点间隔开。在一些实施例中，所述衬底穿孔包括铜，所述第一背侧接点包括钨。在一些实施例中，三维集成电路堆叠更包括第四集成电路管芯以及第二背侧接点，第四集成电路管芯包括第四半导体衬底、布置在所述第四半导体衬底的前侧上的第四内连线结构以及布置在所述第四半导体衬底的背侧上的第四接合结构，其中所述第三集成电路管芯竖直布置在所述第二集成电路管芯和所述第三集成电路管芯之间；第二背侧接点从所述第四接合结构延伸到所述第三半导体衬底的所述背侧，其中第二胶体层围绕所述第二背侧接点且将所述第四半导体衬底与所述第二背侧接点间隔开，并且其中所述第二背侧接点热耦接到所述第二内连线结构。在一些实施例中，所述第三内连线结构将所述第四接合结构与所述第三接合结构间隔开。在一些实施例中，所述第三接合结构直接接触所述第四接合结构。
在其他实施例中，本公开涉及集成电路(ic)管芯包括：半导体衬底；集成于半导体衬底的前侧上的半导体装置；布置于半导体衬底的前侧上的内连线结构，耦接到半导体装置，并且包括嵌入于介电层内的内连线穿孔以及内连线路；布置于内连线结构上方的第一接合结构；布置于半导体衬底的背侧上第二接合结构且包括在接合介电结构内的接合线和接合穿孔；以及布置在第二接合结构内的背侧接点，其中背侧接点的顶表面热耦接到半导体衬底的背侧，其中背侧接点的顶表面通过半导体衬底与半导体衬底的前侧间隔开，并且其中背侧接点热耦接且电耦接到第二接合结构。
在一些实施例中，所述背侧接点突出到所述半导体衬底的所述背侧中。在一些实施例中，所述背侧接点直接位于所述半导体装置之下并通过所述半导体衬底与所述半导体装置间隔开。在一些实施例中，所述半导体装置为晶体管，所述晶体管包括布置在所述半导体衬底内的掺杂井区域，其中所述掺杂井区域具有第一掺杂浓度以及所述半导体装置具有不同于所述第一掺杂浓度的第二掺杂浓度，其中所述背侧接点与所述掺杂井区域间隔开。在一些实施例中，所述背侧接点藉由胶体层与所述半导体衬底间隔开，所述胶体层具有第一厚度。在一些实施例中，集成电路管芯更包括衬底穿孔及衬底穿孔衬垫，衬底穿孔从所述第二接合结构延伸到所述第一接合结构，衬底穿孔衬垫布置在所述衬底穿孔的外侧壁上，其中所述衬底穿孔衬垫将所述半导体衬底与所述衬底穿孔间隔开。在一些实施例中，所述衬底穿孔衬垫具有比所述第一厚度大的第二厚度。在一些实施例中，所述背侧接点经所述接合线电连接到所述衬底穿孔以及所述第二接合结构的所述接合穿孔。在一些实施例中，所述背侧接点包括与所述衬底穿孔相比的不同材料。
在另外其它实施例中，本公开涉及一种形成集成电路的方法所述方法包括：在半导体衬底的前侧上形成半导体装置；在半导体装置上方形成内连线结构；在内连线结构上方形成第一接合结构；在半导体衬底的背侧上方沉积第二介电层；图案化第二介电层以在第二介电层中形成第一开口，其中第一开口暴露出半导体衬底的背侧的表面，并且其中当半导体衬底的背侧位于半导体衬底的前侧上方时，半导体衬底的背侧的表面位于半导体装置的上方；在第一开口上方沉积具有第一厚度的胶体层；用第一材料填充第一开口以形成背侧接点，所述背侧接点通过胶体层从半导体衬底分离；以及在第二介电层上方沉积更多介电层、接合接点以及接合线层以在半导体衬底的背侧上方形成第二接合结构，其中背侧接点耦接到接合接点和接合线层。
在一些实施例中，在所述第一开口形成之前，所述方法更包括形成第二开口，所述第二开口从所述半导体衬底的所述背侧延伸到所述半导体衬底的所述前侧，其中所述第二开口暴露出在所述内连线结构内的金属线；使用第二材料在所述第二开口中形成衬垫；以及用不同于所述第一材料和所述第二材料的第三材料填充所述第二开口以形成衬底穿孔，其中所述衬垫将所述半导体衬底与所述衬底穿孔分开。在一些实施例中，所述衬垫比所述胶体层厚。在一些实施例中，所述衬底穿孔耦接到所述背侧接点。在一些实施例中，所述衬垫包含化学隔离层以及电绝缘层。
前文概述若干实施例的特征以使得所属领域的技术人员可更好地理解本公开的各个方面。所属领域的技术人员应了解，其可很容易地将本公开用作设计或修改用于实现本文引入的实施例或实例的相同目的及/或达成相同优势的其它工艺和结构的基础。所属领域的技术人员还应认识到，此类等效构造并不脱离本公开的精神和范围且其可在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替代和更改。
1.一种三维集成电路堆叠，包括：
第一集成电路管芯，包括第一半导体衬底、布置在所述第一半导体衬底的前侧上的第一内连线结构以及布置在所述第一内连线结构上方的第一接合结构；
第二集成电路管芯，包括第二半导体衬底、布置在所述第二半导体衬底的前侧上的第二内连线结构以及布置于所述第二内连线结构上的所述第二接合结构，其中所述第二接合结构面向所述第一接合结构；
第三集成电路管芯，包括第三半导体衬底、布置在所述第三半导体衬底的前侧上的第三内连线结构以及布置在所述第三半导体衬底的背侧上的第三接合结构，其中所述第三集成电路管芯竖直布置在所述第一集成电路管芯和所述第二集成电路管芯之间；以及
散热路径，从所述第三半导体衬底延伸到所述第一半导体衬底或所述第二半导体衬底中的至少一个，所述散热路径包括从所述第三接合结构延伸的第一背侧接点，所述第一背侧接点延伸到所述第三半导体衬底的所述背侧，其中所述第一背侧接点热耦接到所述第一内连线结构或所述第二内连线结构中的至少一个。
2.根据权利要求1所述的三维集成电路堆叠，其中所述第三集成电路管芯更包括：
衬底穿孔，延伸穿过从所述第三半导体衬底的所述背侧到所述第三半导体衬底的所述前侧，其中所述衬底穿孔与所述第一背侧接点横向间隔开，并且其中所述衬底穿孔电连接到所述第一背侧接点；
化学隔离层，直接与所述衬底穿孔的外表面接触；以及
电绝缘体衬垫，将所述第三半导体衬底与所述化学隔离层间隔开，其中所述电绝缘体衬垫和所述化学隔离层比胶体层厚，所述胶体层将所述第三半导体衬底与所述第一背侧接点间隔开。
3.根据权利要求1所述的三维集成电路堆叠，更包括：
第四集成电路管芯，包括第四半导体衬底、布置在所述第四半导体衬底的前侧上的第四内连线结构以及布置在所述第四半导体衬底的背侧上的第四接合结构，其中所述第三集成电路管芯竖直布置在所述第二集成电路管芯和所述第三集成电路管芯之间；以及
第二背侧接点，从所述第四接合结构延伸到所述第三半导体衬底的所述背侧，其中第二胶体层围绕所述第二背侧接点且将所述第四半导体衬底与所述第二背侧接点间隔开，并且其中所述第二背侧接点热耦接到所述第二内连线结构。
4.一种集成电路管芯，包括：
半导体衬底；
半导体装置，集成在所述半导体衬底的前侧上；
内连线结构，布置在所述半导体衬底的所述前侧上，耦接到所述半导体装置，并且包括嵌入于介电层内的内连线穿孔以及内连线路；
第一接合结构，布置在所述内连线结构上方；
第二接合结构，布置在所述半导体衬底的背侧上且包括在接合介电结构内的接合线以及接合穿孔；以及
背侧接点，布置在所述第二接合结构内，其中所述背侧接点的顶表面热耦接到所述半导体衬底的所述背侧，其中所述背侧接点的所述顶表面将所述半导体衬底与所述半导体衬底的所述前侧间隔开，并且其中所述背侧接点热耦接及电连接到所述第二接合结构。
5.根据权利要求4所述的集成电路管芯，其中所述背侧接点突出到所述半导体衬底的所述背侧中。
6.根据权利要求4所述的集成电路管芯，其中所述背侧接点直接位于所述半导体装置之下并通过所述半导体衬底与所述半导体装置间隔开。
7.根据权利要求4所述的集成电路管芯，其中所述半导体装置为晶体管，所述晶体管包括布置在所述半导体衬底内的掺杂井区域，其中所述掺杂井区域具有第一掺杂浓度以及所述半导体装置具有不同于所述第一掺杂浓度的第二掺杂浓度，其中所述背侧接点与所述掺杂井区域间隔开。
8.根据权利要求4所述的集成电路管芯，其中所述背侧接点藉由胶体层与所述半导体衬底间隔开，所述胶体层具有第一厚度。
9.一种形成集成电路的方法，包括：
在半导体衬底的前侧上形成半导体装置；
在所述半导体装置上方形成内连线结构；
在所述内连线结构上方形成第一接合结构；
在所述半导体衬底的背侧上方沉积第二介电层；
图案化所述第二介电层以在所述第二介电层中形成第一开口，其中所述第一开口暴露所述半导体衬底的所述背侧的表面并且其中当所述半导体衬底的所述背侧位于所述半导体衬底的所述前侧上方时，所述半导体衬底的所述背侧的所述表面位于所述半导体装置上方；
沉积具有第一厚度的胶体层在所述第一开口上方；
用第一材料填充所述第一开口以形成背侧接点，所述背侧接点通过所述胶体层从所述半导体衬底分离；以及
在所述第二介电层上方沉积更多介电层、接合接点以及接合线层以在所述半导体衬底的所述背侧上形成第二接合结构，其中所述背侧接点耦接到所述接合接点以及所述接合线层。
10.根据权利要求9所述的形成集成电路的方法，其中在所述第一开口形成之前，所述方法更包括：
形成第二开口，所述第二开口从所述半导体衬底的所述背侧延伸到所述半导体衬底的所述前侧，其中所述第二开口暴露出在所述内连线结构内的金属线；
使用第二材料在所述第二开口中形成衬垫；以及
用不同于所述第一材料和所述第二材料的第三材料填充所述第二开口以形成衬底穿孔，其中所述衬垫将所述半导体衬底与所述衬底穿孔分开。
技术总结