本发明属于半导体技术领域，涉及一种半导体器件及其制备方法。
背景技术：
现有的电荷泵(chargepump)，也称为开关电容式电压变换器，是一种利用所谓的“快速”或“泵送”电容来储能的变换器，主要应用包括mos(金属-氧化物-硅)电容器和mom(金属-氧化物-金属)电容器，然而这两种电容器通常需要占用较大的晶圆面积。
以3dnand为例，3dnand是一种通过垂直堆叠存储单元来增大容量以得到较高的储存密度的技术。在3dnand技术中，存储单元在高电压下操作，因此需要用到电容器来实施电压的提升。在传统的3dnand架构中，外围电路(periphery)与堆叠存储阵列(array)通常是做在同一晶圆上，从而在这种3dnand架构中，外围电路可具有足够的空间以形成具有较大极板面积的电容器，从而可提供足够的电容量以满足应用的需求，因此无需过分考量在传统的3dnand架构中，制备高密度、高电容量的电容器的技术问题。然而，随着半导体技术的发展，更低成本、更快及更高集成度的集成电路的制备已成为现有半导体技术追求的目标，从而传统的大尺寸的3dnand架构已不再适合发展的需求，同样的，现有的以占用较大晶圆面积所制备的电容器的结构也不再符合发展的需求，如何在有限的空间制备高密度、高电容量的电容器，以满足半导体器件的发展趋势，已成为亟待解决的问题。
因此，提供一种新型的半导体器件及其制备方法实属必要。
技术实现要素：
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体器件及其制备方法，用于解决现有技术中难以在有限的晶圆面积上形成高电容量的电容器的问题。
为实现上述目的及其他相关目的，本发明提供一种半导体器件，所述半导体器件包括：
半导体基底，所述半导体基底中包括晶体管以及浅沟槽隔离结构；
介电层，所述介电层位于所述半导体基底上，且所述介电层覆盖所述晶体管及浅沟槽隔离结构；
接触元件，所述接触元件贯穿所述介电层，且所述接触元件包括与同一所述浅沟槽隔离结构相接触的至少一个第一接触元件及至少一个第二接触元件，以通过所述第一接触元件及第二接触元件构成电容器；
金属互连层，所述金属互连层位于所述介电层上，且所述金属互连层与所述接触元件电连接。
可选地，所述接触元件的长宽比的范围包括200:1～2500:1。
可选地，在同一所述浅沟槽隔离结构上，包括n个所述电容器，其中n为正整数且n≥2。
可选地，同一所述浅沟槽隔离结构上的所述电容器沿所述浅沟槽隔离结构的x方向平行设置。
可选地，所述接触元件的长宽比的范围包括1:1～20:1。可选地，在同一所述浅浅沟槽隔离结构上，沿所述浅沟槽隔离结构的x方向，包括x个所述电容器，沿所述浅沟槽隔离结构的y方向，包括y个所述电容器，x与y相互垂直，其中x及y均为正整数，且x及y中至少一个大于1。
可选地，同一所述浅沟槽隔离结构上的所述电容器交错排布。
可选地，所述电容器包括并联连接或串联连接中的一种或组合。
本发明还提供一种半导体器件，所述半导体器件器件包括：
第一晶圆，所述第一晶圆包括：
半导体基底，所述半导体基底中包括晶体管以及浅沟槽隔离结构；
介电层，所述介电层位于所述半导体基底上，且所述介电层覆盖所述晶体管及浅沟槽隔离结构；
接触元件，所述接触元件贯穿所述介电层，且所述接触元件包括与同一所述浅沟槽隔离结构相接触的至少一个第一接触元件及至少一个第二接触元件，以通过所述第一接触元件及第二接触元件构成电容器；
金属互连层，所述金属互连层位于所述介电层上，且所述金属互连层与所述接触元件电连接；
第二晶圆，所述第二晶圆包括功能阵列层及与所述功能阵列层电连接的阵列互连层；
其中，所述金属互连层与所述阵列互连层电连接。
可选地，所述接触元件的长宽比的范围包括200:1～2500:1或1:1～20:1。
本发明还提供一种半导体器件的制备方法，包括以下步骤：
提供半导体基底，所述半导体基底中包括晶体管以及浅沟槽隔离结构；
于所述半导体基底上形成介电层，并刻蚀所述介电层，形成贯穿至所述浅沟槽隔离结构的接触孔；
填充所述接触孔，形成接触元件，且所述接触元件包括与同一所述浅沟槽隔离结构相接触的至少一个第一接触元件及至少一个第二接触元件，以通过所述第一接触元件及第二接触元件构成电容器；
于所述介电层上形成金属互连层，且所述金属互连层与所述接触元件电连接。
可选地，形成的所述接触元件的长宽比的范围包括200:1～2500:1或1:1～20:1。
如上所述，本发明的半导体器件及其制备方法，半导体基底中包括晶体管以及浅沟槽隔离结构，在半导体基底上形成介电层，在介电层中形成接触元件，且接触元件包括与同一浅沟槽隔离结构相接触的第一接触元件及第二接触元件，以通过第一接触元件及第二接触元件构成电容器，并于介电层上形成金属互连层。本发明在不改变半导体器件尺寸的前提下，通过在浅沟槽隔离结构上设置具有较小间距的第一接触元件及第二接触元件，可有效减小电容器的间距，以增加电容量；通过增加位于浅沟槽隔离结构上的第一接触元件及第二接触元件的面积，可有效增大电容器的面积，以增加电容量；通过增加浅沟槽隔离结构上的接触元件的数量，可增加电容器的分布密度，以增加电容量；通过金属互连层可灵活控制电容器的连通，以扩大半导体器件的应用范围。
附图说明
图1显示为对比例中的3dnand的截面结构示意图。
图2显示为图1中a区域的放大结构示意图。
图3显示为实施例中的3dnand的截面结构示意图。
图4显示为图3中的a’区域的放大结构示意图。
图5a～图5c显示为图4中b区域的三种不同放大结构示意图。
图6显示为本发明中制备半导体器件的工艺流程示意图。
元件标号说明
10、10’第一晶圆
11、11’金属互连层
20、20’第二晶圆
21、21’阵列互连层
22、22’功能阵列层
100、110半导体基底
101、111半导体衬底
102、112晶体管
1021、1121源极
1022、1122漏极
1023、1123栅极结构
103、113浅沟槽隔离结构
104、114钝化层
200、210第一介电层
300、310接触元件
301、311第一接触元件
302、312第二接触元件
400、410第二介电层
500、510金属层
501、511第一金属层
502、512第二金属层
600、610金属插塞
a、b距离
a、a’、b区域
h高度
d1、d2、d3间距
w1、w2、w3宽度
l1、l2、l3长度
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。本文使用的“介于……之间”表示包括两端点值。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。
对比例
在对比例中，半导体器件以3dnand作为示例，如图1，显示为本对比例中的3dnand的结构示意图，其中，所述3dnand具有第一晶圆10及第二晶圆20，所述第一晶圆10包括金属互连层11，所述第二晶圆20包括阵列互连层21以及功能阵列层22，且所述3dnand是通过键合工艺，以将所述金属互连层11及阵列互连层21进行电连接，从而实现所述第一晶圆10及第二晶圆20的电连接，以通过所述第一晶圆10对所述第二晶圆20进行电路控制。
需要说明的是，图1中为了简化图示，仅在第一晶圆10边缘区域示意了部分器件结构，但可以理解，整个所述第一晶圆10中均具有所述晶体管、接触元件、金属互连层、浅沟槽隔离结构等元件，具体元件及其分布可根据需要进行选择及设置。
具体的，由于现有的3dnand是将外围电路(periphery)与堆叠存储阵列(array)做在同一晶圆上，本对比例为了减小器件尺寸、提高集成度以及提高器件质量，将外围电路与堆叠存储阵列分别做在不同的晶圆上，并通过键合工艺，将外围电路与堆叠存储阵列进行电连接。
参阅图2显示为所述第一晶圆10中a区域的放大结构示意图，其中有关所述第二晶圆20的具体结构及制备方法，可参阅现有技术，此处不作介绍，根据需要所述第一晶圆10也可应用于其他半导体器件，此处不作过分限制。
其中，所述第一晶圆10包括半导体基底100、第一介电层200、接触元件300及所述金属互连层11。所述半导体基底100包括半导体衬底101、晶体管102、浅沟槽隔离结构103，以及钝化层104，且所述晶体管102包括源极1021、漏极1022及栅极结构1023，所述晶体管102可为cmos晶体管，但并非局限于此；所述金属互连层11包括第二介电层400、金属层500及金属插塞600，但并非局限于此，所述金属互连层11也可包括其他结构。所述接触元件300包括与有源区相接触的第一接触元件301以及与所述栅极结构1023相接触的第二接触元件302，以通过所述第一接触元件301及第二接触元件302构成电容器，且所述第一接触元件301及第二接触元件302分别通过所述金属互连层11中的第一金属层501、第二金属层502及位于所述第一金属层501与第二金属层502之间的金属插塞600与外界即所述第二晶圆20中的所述阵列互连层21进行电连接，可以理解所述第一接触元件301及第二接触元件302构成所述电容器的两个极板，在所述电容器中还包括位于所述第一接触元件301及第二接触元件302之间的绝缘介质即所述第一介电层200。
其中，由于所述接触元件300与所述有源区及所述栅极结构1023相接触，因此，在形成所述第一接触元件301及第二接触元件302时，需要考量所述接触元件300与所述栅极结构1023的距离b和栅极结构1023与接触元件300形成的交叠距离a，因此难以进一步的制备高电容量的所述电容器。
另外，随着半导体技术朝向高密度和高容量的发展，在所述3dnand架构中，所述第二晶圆20中的所述功能阵列层22的层数也不断提高，从而要求所述第一晶圆10需要具有更加密集的分布，从而位于所述晶体管102上的所述电容器也难以满足需求。
再者，在所述3dnand中，为了减小3dnand的尺寸，所述第一介电层200一般较薄，从而形成的所述接触元件300的高度较小，因此所述接触元件300所构成的所述电容器所能提供的电容量受到高度上的局限，从而也限制了形成高电容量的所述电容器的可行性。
实施例
为进一步的解决对比例中的所述半导体器件在高电容量上的局限性，以下做进一步的改进。
参阅图3，本实施例提供一种3dnand，所述3dnand具有第一晶圆10’及第二晶圆20’，所述第一晶圆10’包括金属互连层11’，所述第二晶圆20’包括阵列互连层21’及功能阵列层22’，且所述3dnand是通过键合工艺，以将所述金属互连层11’及阵列互连层21’进行电连接，从而实现所述第一晶圆10’及第二晶圆20’的电连接，以通过所述第一晶圆10’对所述第二晶圆20’进行电路控制。
需要说明的是，图3中为了简化图示，仅在第一晶圆10’边缘区域示意了部分器件结构，但可以理解，整个所述第一晶圆10’中均具有所述晶体管、接触元件、金属互连层及浅沟槽隔离结构等，具体分布可根据需要进行设置，且图示中第一晶圆10’内的接触元件与金属互连层11’的具体电连接方式，可根据需要进行选择，只需满足位于同一浅沟槽隔离结构上的接触元件能够构成电容器即可，具体电连接方式此处不作过分限制。
参阅图4显示为所述第一晶圆10’中a’区域的放大结构示意图，其中有关所述第二晶圆20’的具体结构及制备方法，可参阅现有技术，此处不作介绍，且在另一实例中根据需要所述第一晶圆10’也可应用于其他半导体器件，此处不作过分限制。
其中，所述第一晶圆10’包括：
半导体基底110，所述半导体基底110中包括晶体管112以及浅沟槽隔离结构113；
介电层，所述介电层位于所述半导体基底110上，且所述介电层覆盖所述晶体管112及浅沟槽隔离结构113；
接触元件310，所述接触元件310贯穿所述介电层，且所述接触元件310包括与同一所述浅沟槽隔离结构113相接触的至少一个第一接触元件311及至少一个第二接触元件312，以通过所述第一接触元件311及第二接触元件312构成电容器；
金属互连层11’，所述金属互连层11’位于所述介电层上，且所述金属互连层11’与所述接触元件310电连接。
具体的，所述半导体基底110包括半导体衬底111、晶体管112、浅沟槽隔离结构113，进一步的还可包括钝化层114，且所述晶体管112包括源极1121、漏极1122及栅极结构1123，所述晶体管112可为cmos晶体管，但并非局限于此；所述介电层为第一介电层210；所述金属互连层11’包括第二介电层410、金属层510及金属插塞610。有关所述半导体基底110及金属互连层11’的具体结构及类型此处不作过分限制。其中，所述接触元件310包括与同一所述浅沟槽隔离结构113相接触的所述第一接触元件311及第二接触元件312，以通过所述第一接触元件311及第二接触元件312构成所述电容器，可以理解所述第一接触元件311及第二接触元件312构成所述电容器的两个极板，在所述电容器中还包括位于所述第一接触元件311及第二接触元件312之间的绝缘介质即所述第一介电层210。进一步的所述接触元件310还包括位于所述晶体管112上且分别与所述晶体管112的所述栅极结构1123及有源区进行电连接的接触元件，具体可参阅对比例，此处不作赘述。其中，所述接触元件310与所述金属互连层11’电连接，从而通过所述金属互连层11’可连接所述接触元件310及所述第二晶圆20’中的所述阵列互连层21’，以对所述第二晶圆20’进行电路控制。
本实施例中，在所述浅沟槽隔离结构113上设置所述接触元件310，无需考量所述接触元件310与所晶体管112的位置问题，且所述接触元件310的尺寸仅局限于刻蚀工艺的精度，从而可有效减小所述第一接触元件311及第二接触元件312的间距，以形成具有较小间距的所述电容器，以增加电容量。
作为示例，在所述电容器中，所述第一接触元件311及第二接触元件312之间具有间距d1，所述间距d1的取值范围包括0.1μm～0.15μm。
具体的，参阅图5a，显示为图4中b区域的一种放大俯视结构示意图。其中，根据电容器的原理，当所述第一接触元件311及第二接触元件312之间的所述间距d1越小时，可增大所述电容器的电容量。进一步的，当所述间距d1较小时，还可在有限的面积内，增加所述接触元件310的个数，以提高所述电容器的分布密度，以扩大所述半导体器件的应用范围。其中，所述间距d1的取值范围可包括0.1μm～0.15μm，如0.12μm、0.14μm等任何范围内的值，此处不作过分限制。
作为示例，所述第一接触元件311及第二接触元件312之间的面积s的取值范围包括0.01μm2～100μm2。
具体的，根据电容器的原理，当所述第一接触元件311及第二接触元件312之间正对的所述面积s越大时，可增大所述电容器的电容量。为避免增大所述半导体器件的尺寸，因此所述接触元件310的尺寸与所述浅沟槽隔离结构113的尺寸以及所述第一介电层210的厚度相关，本实施例中，所述面积s的取值范围可包括1μm2、10μm2、50μm2、100μm2等任何范围内的值，具体可根据需要进行选择。
作为示例，形成的所述接触元件310的长宽比的范围包括1:1～2500:1，优选200:1～2500:1或1:1～20:1。
具体的，所述接触元件310包括长宽比为1:1的方形形貌，但也可包括长方形的形貌，具体可根据需要进行选择。
其中，所述第一接触元件311及第二接触元件312的长度的取值范围包括0.05μm～100μm。
具体的，本实施例中，参阅图5a，所述第一接触元件311及第二接触元件312采用墙体形貌，其中，所述第一接触元件311及第二接触元件312的长度l1的取值范围可包括0.05μm～100μm。本实施例中，由于采用墙体形貌，因此，为增大所述电容器的电容量，优选具有较大的所述长度l1，如10μm、25μm、50μm、80μm、100μm等介于10μm～100μm内的值，但并非局限于此。如在图5b及5c中，所述接触元件310的形貌为长方形，且长度l2及l3小于所述长度l1，如所述长度l2及l3可采用0.05μm、0.1μm、0.2μm、0.5μm、0.8μm等介于0.05μm～1.0μm内的值，以通过设置具有较小尺寸的所述接触元件310，提高所述电容器的分布密度，增加电容量，以扩大所述电容器的应用范围，
其中，所述第一接触元件311及第二接触元件312的宽度的取值范围包括40nm～50nm。
具体的，当所述接触元件310的宽度较小时，可在有限的面积内，增加所述接触元件310的数量，以提高所述电容器的分布密度，但所述接触元件310的宽度还受到刻蚀工艺的影响，因此本实施例中，所述接触元件310的宽度的值可为45nm、48nm、50nm等任何范围内的点值，此处不作过分限制。
如图5a中，由于所述接触元件310采用具有较大数值的所述长度l1，以通过增加所述电容器的面积s，增加电容量，从而所述接触元件310的长宽比的范围优选为200:1～2500:1范围内的任何值。而如图5b及图5c，为了增加电容量，也可通过设置多个具有小尺寸的所述电容器的方式实现，如所述接触元件310的长度比可为1:1～20:1范围内的任何值，以增加所述电容器的数量。
作为示例，同一所述浅沟槽隔离结构113上包括对应设置的n个所述第一接触元件311及第二接触元件312，以构成n个电容器，其中n为正整数且n≥2。
具体的，参阅图5a，本实施例中，分别包括2个交替设置的所述第一接触元件311及第二接触元件312，从而可构成平行设置的2个所述电容器，但所述第一接触元件311及第二接触元件312的个数并非局限于此，在另一实施例中，也可仅包括对应设置的1个所述第一接触元件311及第二接触元件312，或对应设置的多个所述第一接触元件311及第二接触元件312，如3个、4个、5个等，具体可根据所述浅沟槽隔离结构113的尺寸以及工艺需要进行选择，此处不作过分限制，该实施例中所述电容器的排布优选适用于具有较大长宽比的所述接触元件310，但具有较大尺寸的所述接触元件310的分布并非局限于此，可以理解，根据需要，长宽比的范围为200:1～2500:1的所述接触元件310，也可采用如图5b及图5c的排布方式，或其他满足电容器原理的排布方式进行，此处不作过分限制。
作为示例，在同一所述浅沟槽隔离结构113上，沿所述浅沟槽隔离结构113的x方向，包括对应设置的x个所述第一接触元件311及第二接触元件312，沿所述浅沟槽隔离结构113的y方向，包括对应设置的y个所述第一接触元件311及第二接触元件312，x与y相互垂直，其中x及y均为正整数，且x及y中至少一个大于1。
具体的，参阅图5b，在同一所述浅沟槽隔离结构113上，沿所述浅沟槽隔离结构113的x方向，包括对应设置的2个所述第一接触元件311及第二接触元件312，沿所述浅沟槽隔离结构113的y方向，包括对应设置的4个所述第一接触元件311及第二接触元件312，x与y相互垂直，但并非局限于此，所述x及y的取值可根据需要进行设定。其中，宽度w2的取值范围可包括40nm～50nm，长度l2的取值范围可包括0.05μm～100μm，优选为0.05μm～1.0μm，间距d2的取值范围可包括0.1μm～0.15μm。相较于图5a，在图5b中，间距d2的取值可同所述d1，宽度w2的取值可同w1，不同的是，在图5b中，所述接触元件310的形貌为长方形，即长度l2小于所述长度l1，如所述长度l2可采用0.05μm、0.1μm、0.2μm、0.5μm、0.8μm等值，以通过较小的所述长度l2，提高所述电容器的分布密度，以扩大所述电容器的应用范围，但所述d2、w2、l2的取值以及x、y的取值并非局限于此。本实施例中，形成的多个所述电容器平行设置，但并非局限于此。
进一步的，作为示例，由所述第一接触元件311及第二接触元件312所构成的所述电容器交错排布。
具体的，参阅图5c，在同一所述浅沟槽隔离结构113上，形成的所述电容器交错排布。其中，宽度w3的取值范围可包括40nm～50nm，长度l3的取值范围可包括0.05μm～100μm，优选为0.05μm～1.0μm，间距d3的取值范围可包括0.1μm～0.15μm。本实施例，相较于图5b可进一步的提高所述电容器的分布密度，以进一步的扩大所述电容器的应用领域，但所述d3、w3、l3的取值以及x及y方向上的取值并非局限于此。
作为示例，多个所述电容器之间包括并联连接或串联连接中的一种或组合。
具体的，根据具体需要，位于同一所述浅沟槽隔离结构113上的所述电容器可通过所述金属互连层11’的控制进行包括并联连接或串联连接中的一种或组合，以进一步的扩大所述半导体器件的应用范围，具体连接方式可根据需要进行选择，此处不作过分限制，只需满足电容器的应用原理即可。
作为示例，所述第一接触元件311及第二接触元件312的高度h的取值范围包括0.2μm～1.0μm。
具体的，所述第一接触元件311及第二接触元件312的高度h的取值范围越大，越有利于增大所述电容器的有效面积，从而可提高所述电容器的电容量，但所述高度h的增大，无疑会增加所述半导体器件的尺寸，因此，本实施例中，优选所述第一接触元件311及第二接触元件312的高度h的取值为如0.4μm、0.5μm、0.6μm、0.8μm等，以降低半导体器件尺寸，但所述高度h的取值范围并非局限于此，具体可根据需要进行选择。
参阅3及6，本实施例还提供一种半导体器件的制备方法，该方法可用以制备上述半导体器件，但所述半导体器件的制备方法并非局限于此，有关所述半导体器件的结构此处不作赘述。所述半导体器件的制备方法具体包括以下步骤：
提供半导体基底110，所述半导体基底110中包括晶体管112以及浅沟槽隔离结构113；
于所述半导体基底110上形成介电层，并刻蚀所述介电层，形成贯穿至所述浅沟槽隔离结构的接触孔(未图示)；
填充所述接触孔，形成接触元件310，其中，所述接触元件310包括与同一所述浅沟槽隔离结构113相接触的第一接触元件311及第二接触元件312，以通过所述第一接触元件311及第二接触元件312构成电容器；
于所述介电层上形成金属互连层11’，且所述金属互连层11’与所述接触元件310电连接。
具体的，参阅图3～图5c，其中，所述晶体管112的表面可包括钝化层114，所述钝化层114可采用如sin材质；所述介电层包括所述第一介电层210及第二介电层410，所述介电层的材质可采用如bcb、氧化硅、teos等；所述第一接触元件311及第二接触元件312的材质可采用如cu金属、w金属等，具体材质的选择此处不作限制。
作为示例，形成的所述电容器中，所述第一接触元件311及第二接触元件312之间的间距的取值范围包括0.1μm～0.15μm，所述第一接触元件311及第二接触元件312之间的面积的取值范围包括0.01μm2～100μm2。
作为示例，形成的所述接触元件310的长宽比的范围包括200:1～2500:1或1:1～20:1；形成的所述接触元件310的长度的取值范围包括0.05μm～100μm，优选0.05μm～1.0μm及10μm～100μm；形成的所述接触元件310的宽度的取值范围包括40nm～50nm。
作为示例，形成的所述接触元件310的高度的取值范围包括0.2μm～1.0μm。
作为示例，同一所述浅沟槽隔离结构113上形成的所述电容器的个数包括n个，其中n为正整数且n≥2。
作为示例，同一所述浅沟槽隔离结构113上的所述电容器沿所述浅沟槽隔离结构113的x方向平行设置。
作为示例，在同一所述浅沟槽隔离结构113上，沿所述浅沟槽隔离结构113的x方向，包括x个所述电容器，沿所述浅沟槽隔离结构113的y方向，包括y个所述电容器，x与y相互垂直，其中x及y均为正整数，且x及y中至少一个大于1。
作为示例，同一所述浅沟槽隔离结构113上的所述电容器交错排布。
作为示例，所述电容器包括并联连接或串联连接中的一种或组合。
作为示例，参阅图3，还包括以下步骤：
提供第二晶圆20’，所述第二晶圆20’包括功能阵列层22’及与所述功能阵列层22’电连接的阵列互连层21’；
将所述金属互连层11’与所述阵列互连层21’进行键合，以使所述阵列互连层21’与所述金属互连层11’电连接。
其中，所述接触元件310与所述金属互连层11’电连接，从而通过所述金属互连层11’可连接所述接触元件310及所述第二晶圆20’中的所述阵列互连层21’，以对所述第二晶圆20’进行电路控制。
综上所述，本发明的半导体器件及其制备方法，半导体基底中包括晶体管以及浅沟槽隔离结构，在半导体基底上形成介电层，在介电层中形成接触元件，且接触元件包括与同一浅沟槽隔离结构相接触的第一接触元件及第二接触元件，以通过第一接触元件及第二接触元件构成电容器，并于介电层上形成金属互连层。本发明在不改变半导体器件尺寸的前提下，通过在浅沟槽隔离结构上设置具有较小间距的第一接触元件及第二接触元件，可有效减小电容器的间距，以增加电容量；通过增加位于浅沟槽隔离结构上的第一接触元件及第二接触元件的面积，可有效增大电容器的面积，以增加电容量；通过增加浅沟槽隔离结构上的接触元件的数量，可增加电容器的分布密度，以增加电容量；通过金属互连层可灵活控制电容器的连通，以扩大半导体器件的应用范围。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
1.一种半导体器件，其特征在于，所述半导体器件包括：
半导体基底，所述半导体基底中包括晶体管以及浅沟槽隔离结构；
介电层，所述介电层位于所述半导体基底上，且所述介电层覆盖所述晶体管及浅沟槽隔离结构；
接触元件，所述接触元件贯穿所述介电层，且所述接触元件包括与同一所述浅沟槽隔离结构相接触的至少一个第一接触元件及至少一个第二接触元件，以通过所述第一接触元件及第二接触元件构成电容器；
金属互连层，所述金属互连层位于所述介电层上，且所述金属互连层与所述接触元件电连接。
2.根据权利要求1所述的半导体器件，其特征在于：所述接触元件的长宽比的范围包括200:1～2500:1。
3.根据权利要求2所述的半导体器件，其特征在于：在同一所述浅沟槽隔离结构上，包括n个所述电容器，其中n为正整数且n≥2。
4.根据权利要求2所述的半导体器件，其特征在于：同一所述浅沟槽隔离结构上的所述电容器沿所述浅沟槽隔离结构的x方向平行设置。
5.根据权利要求1所述的半导体器件，其特征在于：所述接触元件的长宽比的范围包括1:1～20:1。
6.根据权利要求5所述的半导体器件，其特征在于：在同一所述浅沟槽隔离结构上，沿所述浅沟槽隔离结构的x方向，包括x个所述电容器，沿所述浅沟槽隔离结构的y方向，包括y个所述电容器，x与y相互垂直，其中x及y均为正整数，且x及y中至少一个大于1。
7.根据权利要求5所述的半导体器件，其特征在于：同一所述浅沟槽隔离结构上的所述电容器交错排布。
8.根据权利要求1所述的半导体器件，其特征在于：所述电容器包括并联连接或串联连接中的一种或组合。
9.一种半导体器件，其特征在于，所述半导体器件器件包括：
第一晶圆，所述第一晶圆包括：
半导体基底，所述半导体基底中包括晶体管以及浅沟槽隔离结构；
介电层，所述介电层位于所述半导体基底上，且所述介电层覆盖所述晶体管及浅沟槽隔离结构；
接触元件，所述接触元件贯穿所述介电层，且所述接触元件包括与同一所述浅沟槽隔离结构相接触的至少一个第一接触元件及至少一个第二接触元件，以通过所述第一接触元件及第二接触元件构成电容器；
金属互连层，所述金属互连层位于所述介电层上，且所述金属互连层与所述接触元件电连接；
第二晶圆，所述第二晶圆包括功能阵列层及与所述功能阵列层电连接的阵列互连层；
其中，所述金属互连层与所述阵列互连层电连接。
10.根据权利要求9所述的半导体器件，其特征在于：所述接触元件的长宽比的范围包括200:1～2500:1或1:1～20:1。
11.一种半导体器件的制备方法，其特征在于，包括以下步骤：
提供半导体基底，所述半导体基底中包括晶体管以及浅沟槽隔离结构；
于所述半导体基底上形成介电层，并刻蚀所述介电层，形成贯穿至所述浅沟槽隔离结构的接触孔；
填充所述接触孔，形成接触元件，且所述接触元件包括与同一所述浅沟槽隔离结构相接触的至少一个第一接触元件及至少一个第二接触元件，以通过所述第一接触元件及第二接触元件构成电容器；
于所述介电层上形成金属互连层，且所述金属互连层与所述接触元件电连接。
12.根据权利要求11所述的半导体器件的制备方法，其特征在于：形成的所述接触元件的长宽比的范围包括200:1～2500:1或1:1～20:1。
技术总结