相关申请的交叉引用
本申请基于并且要求于2019年9月12日提交的日本专利申请第2019-166314号的优先权的权益，所述日本专利申请的全部内容通过引用并入本文中。
本文描述的实施例总体上涉及一种半导体存储器装置和其制造方法。
背景技术：
能够以非易失性方式存储数据的nand闪速存储器是已知的。
技术实现要素：
实施例中的一个实施例的半导体存储器装置包含衬底、第一绝缘构件、第二绝缘构件、第一导电层、多个第一柱、第一绝缘层、第一触点、多个第一构件和多个第二构件。所述衬底包含第一区域和第二区域。所述第一区域包含存储器格(cell)晶体管。所述第二区域在第一方向上与所述第一区域相邻。所述第二区域包含在与所述第一方向相交的第二方向上对齐的第一到第三子区域。
所述第一绝缘构件和所述第二绝缘构件中的每一个绝缘构件沿所述第一方向跨所述第一区域和所述第二区域设置，并且包含在所述第二方向上插入所述第一到第三子区域的部分。
所述第一导电层设置在所述衬底上方的第一层中以沿所述第一方向跨所述第一绝缘构件与所述第二绝缘构件之间的所述第一区域和所述第二区域延伸。
所述多个第一柱设置在所述第一区域中以穿透所述第一导电层。
所述第一绝缘层设置在所述第二子区域中的所述第一层中并被跨所述第二区域在所述第一层中延伸的所述第一导电层的一部分包围。
所述第一触点被设置成穿透所述第一绝缘层。
所述多个第一构件中的每一个第一构件都包含沿所述第一方向延伸的部分，并且被设置成穿透所述第一子区域中的所述第一导电层。所述多个第二构件中的每一个第二构件都包含沿所述第一方向延伸的部分，并且被设置成穿透所述第三子区域中的所述第一导电层。
所述第一构件和所述第二构件两者布置的方式使得在从所述第二子区域的一侧计数的第n行和第(n 1)行中在所述第二方向上对齐的所述第一构件和所述第二构件在所述第一方向上移位，其中n是不小于1的整数。
在所述第二方向上彼此相邻的所述第一构件和在所述第二方向上彼此相邻的所述第二构件两者布置的方式使得在所述第一方向上延伸的部分面对彼此。
根据所述实施例能够提高产率。
附图说明
图1是示出根据实施例的半导体存储器装置的配置实例的框图。
图2是示出根据实施例的半导体存储器装置中包含的存储器格阵列的电路配置的实例的电路图。
图3是示出根据实施例的半导体存储器装置中包含的存储器格阵列的平面布局的实例的平面视图。
图4是展示根据实施例的半导体存储器装置中包含的存储器格阵列的横截面结构的实例的横截面视图。
图5是展示根据实施例的半导体存储器装置中的存储器柱的横截面结构的实例的横截面图。
图6是展示根据实施例的半导体存储器装置中包含的存储器格阵列的连接区域的横截面结构的实例的横截面图。
图7是示出根据实施例的半导体存储器装置中包含的存储器格阵列的平面布局的实例的平面视图。
图8是展示根据实施例的半导体存储器装置中包含的存储器格阵列的横截面结构的实例的横截面视图。
图9是展示根据实施例的半导体存储器装置中包含的存储器格阵列的横截面结构的实例的横截面视图。
图10是示出根据实施例的制造半导体存储器装置的方法的实例的流程图。
图11是展示根据实施例的制造过程中的半导体存储器装置的横截面结构的实例的横截面图。
图12是展示根据实施例的制造过程中的半导体存储器装置的横截面结构的实例的横截面图。
图13是展示根据实施例的制造过程中的半导体存储器装置的横截面结构的实例的横截面图。
图14是展示根据实施例的制造过程中的半导体存储器装置的横截面结构的实例的横截面图。
图15是展示根据实施例的制造过程中的半导体存储器装置的横截面结构的实例的横截面图。
图16是展示根据实施例的制造过程中的半导体存储器装置的横截面结构的实例的横截面图。
图17是展示根据实施例的制造过程中的半导体存储器装置的横截面结构的实例的横截面图。
图18是展示根据实施例的制造过程中的半导体存储器装置的横截面结构的实例的横截面图。
图19是展示根据实施例的制造过程中的半导体存储器装置的横截面结构的实例的横截面图。
图20是展示根据实施例的对比实例的半导体存储器装置中包含的存储器格阵列的横截面结构的实例的横截面图。
图21是展示根据实施例的修改的半导体存储器装置中包含的存储器格阵列的横截面结构的实例的横截面图。
具体实施方式
在下文中，将参照附图对实施例进行描述。作为实例，实施例中的每个实施例描述了用于体现所述实施例的技术思想的装置或方法。附图是示意性或概念性的，并且附图中的尺寸、比例等并不总是与实际的相同。除非另有明确或不言而喻地说明，否则实施例的整个描述适用于另一个实施例。本发明实施例的技术思想不通过结构组件的形状、配置、布置等来指定。
在以下描述中，具有基本上相同的功能和配置的结构组件将由相同的参考符号表示。构成参考符号的字母后的数字用于区分由包含相同字母并具有相同配置的参考符号所指的组件。如果由包含相同字母的参考符号表示的组件不需要区分，则为此类组件分配仅包含相同字母的参考符号。
[1]实施例
[1-1]半导体存储器装置1的配置
在下文中，将描述根据实施例的半导体存储器装置1。
[1-1-1]半导体存储器装置1的总体配置
图1示出了根据实施例的半导体存储器装置1的配置实例。半导体存储器装置1是能够以非易失性方式存储数据的nand闪速存储器。半导体存储器装置1由例如外部存储器控制器2控制。
如图1所示，半导体存储器装置1包含例如存储器格阵列10、命令寄存器11、地址寄存器12、定序器13、驱动器模块14、行解码器模块15和感测放大器模块16。
存储器格阵列10包含多个块blk0到blkn(其中n是不小于1的整数)。每个块blk包含一组能够以非易失性方式存储数据的存储器格晶体管mt(未示出)，并且用作例如数据擦除单位。源极线sl、字线wl和位线bl(未示出)耦接到存储器格阵列10。每个存储器格晶体管与例如单个位线bl和单个字线wl相关联。稍后将描述存储器格阵列10的详细配置。
命令寄存器11保存由半导体存储器装置1从存储器控制器2接收的命令cmd。命令cmd包含用于使定序器13执行例如读操作、写操作、擦除操作等的指令。
地址寄存器12保存由半导体存储器装置1从存储器控制器2接收的地址信息add。地址信息add包含例如块地址bad、页地址pad和列地址cad。块地址bad、页地址pad和列地址cad用于分别选择例如块blk、字线wl和位线bl。
定序器13控制半导体存储器装置1的整个操作。例如，定序器13基于保存在命令寄存器11中的命令cmd控制驱动器模块14、行解码器模块15和感测放大器模块16等执行读操作、写操作、擦除操作等。
驱动器模块14生成将在读操作、写操作、擦除操作等中使用的电压，并将生成的电压供应到行解码器模块15。基于例如保存在地址寄存器12中的页地址pad，驱动器模块14将生成的电压施加到对应于选择的字线wl的信号线。
基于保存在地址寄存器12中的块地址bad，行解码器模块15选择存储器格阵列10中的单个对应块blk。此后，行解码器模块15将例如施加到对应于选择的字线wl的信号线的电压转移到选择的块blk中的选择的字线wl。
在写操作中，感测放大器模块16向每个位线bl施加根据从存储器控制器2接收的写数据dat确定的电压。在读操作中，感测放大器模块16基于位线bl的电压确定存储在存储器格晶体管mt中的数据，并且将确定的结果作为读数据dat传送到存储器控制器2。
上述半导体存储器装置1和存储器控制器2的组合可以构成单个半导体存储器装置。这种半导体存储器装置的实例包含如sdtm卡、固态驱动器(ssd)等存储器卡。
[1-1-2]存储器格阵列10的电路配置
图2示出了根据实施例的半导体存储器装置1中包含的存储器格阵列10的电路配置的实例，其中示出了存储器格阵列10中包含的多个块blk之一。所有其它块blk都配置有与图2所示组件和连接相同的组件和连接。存储器格阵列10中的块blk的数量和每个块blk中的串单元su的数量可以被设置为任何数量。在以下给出的描述中，作为实例，我们假设块blk包含四个串单元su0到su3。
每个串单元su是分别与位线bl0到blm(其中m是不小于1的整数)相关联的一组nand串ns。每个nand串ns包含例如存储器格晶体管mt0到mt7以及选择晶体管st1和st2。每个存储器格晶体管mt包含控制栅极和电荷存储层，并且以非易失性方式存储数据。选择晶体管st1和st2中的每一个选择晶体管用于在各种操作中选择串单元su。
在每个nand串ns中，存储器格晶体管mt0到mt7串联耦接。选择晶体管st1的漏极耦接到对应的位线bl，并且选择晶体管st1的源极耦接到串联耦接的一组存储器格晶体管mt0到mt7的一端。选择晶体管st2的漏极耦接到串联耦接的所述组存储器格晶体管mt0到mt7的另一端。选择晶体管st2的源极耦接到源极线sl。
同一块blk中的多组存储器格晶体管mt0到mt7的控制栅极分别共同耦接到字线wl0到wl7。串单元su0到su3中的选择晶体管st1的栅极分别共同耦接到选择栅极线sgd0到sgd3。选择晶体管st2的栅极共同耦接到选择栅极线sgs。
每个串单元su中的nand串ns之一耦接到对应的位线bl。源极线sl在例如多个块blk之间共享。
耦接到单个串单元su中的公共字线wl的一组存储器格晶体管mt被称为例如格单元cu。例如，包含单独存储1位数据的存储器格晶体管mt的格单元cu的存储容量被定义为“1页数据”。根据存储在存储器格晶体管mt中的数据的位数，格单元cu的存储容量可以为2页或2页以上数据。
根据实施例的半导体存储器装置1中包含的存储器格阵列10的电路配置不限于上述电路配置。例如，包含在每个nand串ns中的存储器格晶体管mt以及选择晶体管st1和st2的数量可以被设计成任何数量。
[1-1-3]存储器格阵列10的结构
在下文中，将描述根据实施例的存储器格阵列10的结构的实例。在下文将提及的附图中，“y方向”对应于位线bl延伸的方向，“x方向”对应于字线wl延伸的方向，并且“z方向”对应于垂直于半导体衬底20(未示出)的表面的方向，半导体存储器装置1形成于所述半导体衬底上。在平面视图中，为了提高可视度，必要时会应用影线。平面视图中应用的影线不一定与画影线的组件的材料或特性相关。在横截面视图中，为了提高可视度，如绝缘层(层间绝缘膜)、互连件、触点等结构组件在不必要的情况下被省略。
(存储器格阵列10的平面布局)
图3示出了根据实施例的半导体存储器装置1的存储器格阵列10的平面布局的实例，其中示出了对应于单个块blk(即，串单元su0到su3)的区域。如图3所示，存储器格阵列10包含例如存储器区域ma、连接区域ha以及触点区域c3t和c4t。存储器格阵列10进一步包含多个狭缝slt1到slt3、多个存储器柱mp以及多个触点cc、c3和c4。
存储器区域ma、连接区域ha以及触点区域c3t和c4t被设置成在y方向上延伸，并且沿x方向对齐。存储器区域ma占据存储器格阵列10的大部分。连接区域ha在x方向上设置在存储器格阵列10的堆叠结构的一端处。触点区域c4t适当地插入存储器格阵列10中，并且在x方向上分割例如存储器区域ma。换句话说，触点区域c4t设置在沿x方向彼此相邻的两个存储器区域ma之间。触点区域c3t设置在存储器格阵列10的堆叠结构的外部。可替代地，连接区域ha可以设置在沿x方向观察的两端处，并且触点区域c4t可以插入连接区域ha中。
在连接区域ha中，选择栅极线sgs、字线wl0到wl7以及选择栅极线sgd中的每一个都包含不与上部互连层(导电层)重叠的部分(平台部分)。不与上部互连层重叠的部分的形状类似于阶梯、平台、边缘石等的形状。具体地，台阶分别设置在选择栅极线sgs与字线wl0之间、字线wl0与字线wl1之间、……、字线wl6与字线wl7之间、以及字线wl7与选择栅极线sgd之间。
狭缝slt1到slt3中的每一个狭缝都具有绝缘构件嵌入其中的结构，并将设置在同一互连层中的导电层分隔开以使其彼此相邻，其中狭缝slt插入其间。狭缝slt1被设置成沿y方向延伸，并且在x方向上对齐。狭缝slt2被设置成沿x方向延伸，并且连接相邻的狭缝slt1。也就是说，一组相邻狭缝slt1和相邻狭缝slt2形成环形区域。例如，三个狭缝slt3设置在相邻狭缝slt1之间。三个狭缝slt3被设置成沿x方向延伸，并且在y方向上对齐。在被狭缝slt1和slt2包围的区域中，由狭缝slt2和slt3分隔的四个区域分别对应于选择栅极线sgd0到sgd3。
存储器柱mp包含在存储器区域ma中，所述存储器柱中的每一个存储器柱用作例如单个nand串ns。存储器柱mp在相邻狭缝slt2与slt3之间和两个相邻狭缝slt3之间的区域中呈例如四行交错布置。然而，相邻狭缝slt2与slt3之间的存储器柱mp的数量和布置不限于此，并且可以适当地变化。
至少一条位线bl与存储器柱mp中的每一个存储器柱重叠。位线bl在y方向上延伸，并且在x方向上对齐。在本实例中，两条位线bl被布置成与每个存储器柱mp重叠，并且电耦接设置在存储器柱mp与重叠于存储器柱mp的位线bl中的一个位线之间。
在连接区域ha中，触点cc被布置在选择栅极线sgs、字线wl0到wl7和选择栅极线sgd的相应平台部分中。触点c3包含在触点区域c3t中，并且耦接到例如与其相关联的触点cc。选择栅极线sgs、字线wl0到wl7和选择栅极线sgd通过与其耦接的触点cc和c3电耦接到行解码器模块15。通过这种方式，连接区域ha和触点区域c3t用于耦接在行解码器模块15与耦接到nand串ns的堆叠互连件(例如，字线wl以及选择栅极线sgs和sgd)之间。
穿透存储器格阵列10形成的区域的触点c4用于向例如设置在存储器格阵列10下方的电路供电。触点c4设置在触点区域c4t中的穿透区域pa中。将在稍后详细讨论穿透区域pa。设置在穿透区域pa中的触点c4的数量可以是两个或两个以上。
在上述半导体存储器装置1的存储器格阵列10的平面布局中，由狭缝slt2和slt3分隔的区域中的每个区域用作单个串单元su。也就是说，各自在x方向上延伸的串单元su0到su3在y方向上对齐。在存储器格阵列10中，对应于图3所示的单个块blk的布局例如在y方向上重复布置。单个存储器柱mp电耦接到由狭缝slt1到slt3分隔的每个空间中的单个位线bl。
(存储器区域ma中的存储器格阵列10的结构)
图4展示了根据实施例的半导体存储器装置1中存储器格阵列10的存储器区域ma横截面结构的实例。如图4所示，在存储器区域ma中，半导体存储器装置1包含导电层gc、导电层21到23和30到36、存储器柱mp、触点c0到c2和cv以及绝缘构件53。
导电层gc设置在半导体衬底20上方，其中栅极绝缘膜插入其间。导电层gc用作设置在存储器格阵列10下方的晶体管tr的栅极电极。触点c0设置在导电层gc和半导体衬底20上。设置在半导体衬底20上的触点c0耦接到设置在半导体衬底20中的杂质扩散区域(未示出)。
导电层21设置在触点c0上。触点c1设置在导电层21上。导电层22设置在触点c1上。触点c2设置在导电层22上。导电层23设置在触点c2上。在下文中，导电层21到23分别设置于的三个互连层将分别被称为互连层d0到d2。
导电层30设置在导电层23上方，其中绝缘层插入其间。导电层30形成为例如沿xy平面延伸的板状形状，并用作源极线sl。导电层30包含例如磷掺杂的多晶硅。
导电层31设置在导电层30上方，其中绝缘层插入其间。导电层31形成为例如沿xy平面扩展的板状形状，并用作选择栅极线sgs。导电层31包含例如磷掺杂的多晶硅。
导电层32设置在导电层31上方，其中绝缘层插入其间。导电层32沿z方向堆叠，并且绝缘层设置在相邻的两个导电层32之间。每个导电层32形成为例如沿xy平面扩展的板状形状。堆叠的导电层32按照从半导体衬底20的一侧开始的顺序用作字线wl0到wl7。导电层32包含例如钨。
导电层33设置在最上层的导电层32上方，其中绝缘层插入其间。导电层33形成为例如沿xy平面扩展的板状形状，并用作选择栅极线sgd。导电层33包含例如钨。
导电层34设置在导电层33上方，其中绝缘层插入其间。每个导电层34形成为例如沿y方向延伸的线性形状，并用作位线bl。也就是说，多个导电层34在未示出的区域中沿x方向对齐。导电层34包含例如铜。
导电层35设置在导电层34上方，其中绝缘层插入其间。导电层36设置在导电层35上方，其中绝缘层插入其间。导电层35和36是用于例如耦接半导体存储器装置1中的电路并供电的互连件。在下文中，导电层34到36分别设置于的三个互连层将分别被称为互连层m0到m2。
存储器柱mp中的每一个被设置成沿z方向延伸的柱状形状。每个存储器柱mp穿透导电层31到33，并且存储器柱mp的底部与导电层30接触。每个存储器柱mp包含例如半导体层40、隧道绝缘膜41、绝缘膜42和块绝缘膜43。
半导体层40被设置成沿z方向延伸。半导体层40具有在z方向上延伸的柱状形状，其宽度在底部处变窄。例如，半导体层40的上端包含在导电层33上方的层中，并且半导体层40的下端与导电层30接触。隧道绝缘膜41覆盖半导体层40的侧表面。绝缘膜42覆盖隧道绝缘膜41的侧表面。块绝缘膜43覆盖绝缘膜42的侧表面。在存储器柱mp中，隧道绝缘膜41、绝缘膜42和块绝缘膜43中的每一个都可以覆盖其内层或膜的侧表面和底表面，除了其侧表面的一部分之外。隧道绝缘膜41和块绝缘膜43两者包含例如二氧化硅(sio2)。绝缘膜42包含例如氮化硅(sin)。
存储器柱mp与导电层31相交的部分用作选择晶体管st2。存储器柱mp与每个导电层32相交的部分用作存储器格晶体管mt。存储器柱mp与导电层33相交的部分用作选择晶体管st1。也就是说，半导体层40用作存储器格晶体管mt0到mt7以及选择晶体管st1和st2中的每一个的通道。绝缘膜42用作存储器格晶体管mt的电荷存储层。
触点cv设置在存储器柱mp中的半导体层40上。触点cv的顶表面与导电层34之一(即位线bl之一)接触。在所示区域中，示出了耦接到两个存储器柱mp之一的触点cv。在未示出的区域中，触点cv耦接到在所示区域中触点cv未耦接到的另一个存储器柱mp。
绝缘构件53形成为例如沿xz平面扩展的板状形状，以穿透设置在导电层30上方的导电层31到33并将设置在导电层30上方的堆叠结构在y方向上分成多个结构。绝缘构件53的上端包含在导电层33与34之间的层中。绝缘构件53的下端与导电层30接触。换句话说，绝缘构件53在y方向上不分割导电层30，从而导致导电层30在y方向上的长度大于导电层31到33。绝缘构件53对应于狭缝slt1到slt3。
在上述半导体存储器装置1的存储器区域ma的配置中，狭缝slt1到slt3之间的结构中的每一个用作单个串单元su。如上所述，在由狭缝slt1到slt3分隔的每个空间中，单个触点cv耦接到导电层34之一(位线bl之一)。线性触点可以形成于狭缝slt2和slt3中。在这种情况下，线性触点耦接到源极线sl，并且绝缘设置在触点与导电层31到33之间。
图5展示了根据实施例的半导体存储器装置1中的存储器柱mp的横截面结构的实例。更具体地，图5示出了平行于半导体衬底20的表面并包含导电层32的层中的存储器柱mp的横截面结构。
如图5所示，在包含导电层32的层中，半导体层40设置在例如存储器柱mp的中心处。隧道绝缘膜41围绕半导体层40的侧表面。绝缘膜42围绕隧道绝缘膜41的侧表面。块绝缘膜43围绕绝缘膜42的侧表面。导电层32围绕块绝缘膜43的侧表面。存储器柱mp可以包含处于半导体层40的内部部分的中心处的芯构件。芯构件可以包含如氧化硅等绝缘体。
(连接区域ha中的存储器格阵列10的结构)
图6展示了根据实施例的半导体存储器装置1中的存储器格阵列10的连接区域ha的横截面结构的实例。在图6中，还示出了与连接区域ha相邻的存储器区域ma和触点区域c3t的部分。如图6所示，半导体存储器装置1在连接区域ha中包含多个触点cc和导电层37，并且在触点区域c3t中包含触点c3以及导电层24和38。
在存储器区域ma中分别用作选择栅极线sgs、字线wl和选择栅极线sgd的导电层31到33的端部在连接区域ha中设置成例如阶梯形状。单个触点cc设置在用作选择栅极线sgs的导电层31、分别用作字线wl0到wl7的导电层32和用作选择栅极线sgd的导电层33中的每一个的平台部分上。在多个触点cc中，分别耦接到字线wl0、wl3和wl6以及选择栅极线sgd的四个触点cc展示于图6中。
单个导电层37以触点cc和导电层37电耦接的方式设置在触点cc中的每个触点上。导电层37包含在例如与导电层34相同的层(布线层m0)中。在本实例中，已经描述了一种情况作为实例，其中如字线wl等堆叠互连件具有带有三层台阶的阶梯结构；然而，连接区域ha中的堆叠互连件可以形成为具有任何层数的台阶的阶梯形状。有待形成的阶梯结构在选择栅极线sgs、字线wl和选择栅极线sgd之间变化。导电层37可以设置在不同于导电层34的层中。
在触点区域c3t中，导电层24设置在布线层d2中。触点c3设置在导电层24上。触点c3设置成沿z方向延伸的柱状形状。导电层38设置在触点c3上。由此，设置在如字线wl等堆叠互连件下方的导电层24和设置在堆叠互连件上方的导电层38通过触点c3电耦接。导电层38包含在例如与导电层34相同的层(布线层m0)中。导电层38可以设置在不同于导电层34的层中。
(触点区域c4t中的存储器格阵列10的配置)
图7展示了根据实施例的半导体存储器装置1中的存储器格阵列10的触点区域c4t的平面布局的实例。如图7所示，在x方向上延伸并且在y方向上彼此相邻的两个狭缝slt(以下称为“相邻狭缝slt”)之间的触点区域c4t中的区域被分成中间区域mr和旁路区域br。中间区域mr是位于相邻狭缝slt之间的中间部分处的区域，并且包含穿透区域pa。旁路区域br是中间区域mr与狭缝slt之间的区域。
中间区域mr包含支撑柱hrd和触点c4。例如，各自具有圆形平面形状的支撑柱hrd以交错布置的方式设置在除穿透区域pa之外的中间区域mr中。触点c4布置在例如穿透区域pa的中心部分处。支撑柱hrd可以布置在穿透区域pa中，并且优选地与触点c4分离。
旁路区域br包含支撑柱hro和hre。在平面视图中，支撑柱hro和hre中的每一个都具有长方形形状，如椭圆形或矩形。换句话说，柱hro和hre中的每一个都包含沿在x方向上延伸的狭缝slt延伸的部分。支撑柱hro和hre分别对应于在中间区域mr与狭缝slt之间从中间区域mr的一面开始以奇数行和偶数行布置的支撑柱。在以下描述中，以奇数行布置的支撑柱hro将被称为“奇数支撑柱hro”，而以偶数行布置的支撑柱hre将被称为“偶数支撑柱hre”。
在旁路区域br中，奇数支撑柱hro和偶数支撑柱hre以交替方式布置。换句话说，奇数支撑柱hro和偶数支撑柱hre在y方向上以之字形图案布置。另外，在每一行中，每一行中的支撑柱hro和hre包含在x方向上彼此相邻的多个支撑柱hro和hre，并且在平面视图中，支撑柱hro和hre在旁路区域br中呈交错布置。具体地，奇数支撑柱hro沿x方向对齐，其中间隙部分gpo插入其间。偶数支撑柱hre沿x方向对齐，其中间隙部分gpe插入其间。间隙部分gpo和间隙部分gpe以交替方式布置。例如，间隙部分gpe在x方向上布置在两个相邻间隙部分gpo之间的位置处。间隙部分gpo在x方向上可以布置在两个相邻间隙部分gpe之间的位置处，这取决于支撑柱hro和hre的布置。
通过在竖直方向上以之字形图案布置长方形支撑柱hro和hre，面对部分fp设置在y方向上相邻的支撑柱hro与hre之间。在例如支撑柱hro邻近于触点c4的情况下，面对部分fp设置在所述支撑柱hro的附图的左侧上的间隙部分gpe与间隙部分gpo之间以及所述支撑柱hro的附图的右侧上的间隙部分gpe与间隙部分gpo之间。相邻面对部分fp被设计成例如在x方向上具有基本上相同的长度。旁路区域br中在y方向上对齐的支撑柱hro和hre组的数量为至少一个。
图8展示了根据实施例的半导体存储器装置1中的存储器格阵列10的触点区域c4t的横截面结构的实例，其示出了沿y方向切割的横截面并且包含图7所示的触点c4。如图8所示，在中间区域mr中的穿透区域pa中，半导体存储器装置1进一步包含绝缘层50和51、多个牺牲构件52以及导电层25和39。
绝缘层50设置在与导电层30相同的层中的穿透区域pa中。绝缘层51设置在与导电层31相同的层中的穿透区域pa中。牺牲构件52设置在与导电层32和33相同的层中的穿透区域pa中。通过这种方式，穿透区域pa中的堆叠结构不同于存储器区域ma或触点区域c4t中的其它区域中的堆叠结构。牺牲构件52是用于稍后将描述的堆叠互连件的替换过程的构件，并且包含例如氮化硅。
导电层25耦接到设置在存储器格阵列10下方的电路，并且包含在互连层d2与穿透区pa相交的区域中。触点c4设置在导电层25上。导电层39设置在触点c4上。导电层39耦接到设置在存储器格阵列10上方的电路，并且包含在互连层m0与穿透区pa相交的区域中。
触点c4设置成在z方向上延伸的柱状形状，并且穿透牺牲构件52以及绝缘层50和51。通过绝缘层50在触点c4与导电层30之间提供绝缘。通过绝缘层51在触点c4与导电层31之间提供绝缘。通过牺牲构件52在触点c4与导电层32和33之间提供绝缘。绝缘层50和51包含例如氧化硅。
在触点区域c4t中，支撑柱hro、hre和hrd设置成在z方向上延伸的柱状形状，并且穿透导电层31到33。支撑柱hro、hre和hrd的上端包含在互连层m0与导电层33之间的层中。支撑柱hro、hre和hrd的下端与例如导电层30接触。在支撑柱hro、hre和hrd中嵌入例如绝缘构件。支撑柱hro、hre和hrd的下端至少到达导电层31。支撑柱hro、hre和hrd可以具有类似于存储器柱mp的结构。
狭缝slt之间的上述导电层32和33通过替换过程设置，在所述替换过程中，牺牲构件52被导体替换。简而言之，在替换过程中，牺牲构件52在将形成例如字线wl的区域中初步形成，牺牲构件52通过狭缝slt选择性地蚀刻，并且导体在已经移除牺牲构件52的空间中形成。
图9示出了根据实施例的半导体存储器装置1中的存储器格阵列10的横截面结构的实例，其中示出了包含触点区域c4t和存储器区域ma的区域。在以下描述中，“w1”到“w4”定义如下。“w1”表示相邻狭缝slt之间的长度。“w2”表示面对部分fp在x方向上的宽度。“w3”表示穿透区域pa在y方向上的宽度。“w4”表示在x方向上从触点区域c4t的端部到穿透区域pa的长度。“w1/2”表示从狭缝slt到与其相邻的狭缝slt的距离的一半，并且对应于w1的一半。
图9示出了平行于半导体衬底20的表面并且包含导电层32的横截面，并且设置导电层32的区域对应于牺牲构件52已经经由狭缝slt通过蚀刻被选择性地移除的区域。如图9所示，本实施例中的替换过程执行的方式使得穿透区域pa中的牺牲构件52保留，并且牺牲构件52的选择性蚀刻沿绕过存储器柱mp和支撑柱hro、hre和hrd的路径推进。牺牲构件52的典型蚀刻路径包含例如路径1到3。
路径1是存储器区域ma中的路径的实例，牺牲构件52沿所述路径设置在被蚀刻的存储器柱mp的侧部上，所述路径从狭缝slt引导到狭缝slt和与其相邻的狭缝slt之间的中间位置。换句话说，路径1示出了存储器区域ma中从狭缝slt引导、绕过存储器柱mp并到达相邻狭缝slt之间的中间位置的最短路径。
设置在存储器柱mp外围的牺牲构件52对应于用于控制存储器柱mp中的晶体管的互连件形成的位置。因此，存储器区域ma中的所有牺牲构件52均被导体替代。因此，在替换过程中的牺牲构件52的蚀刻中，牺牲构件52从在存储器区域ma中距狭缝slt的距离为至少w1/2的区域移除。
路径2是触点区域c4t中的路径的实例，牺牲构件52沿所述路径设置在被蚀刻的支撑柱hre和hro的侧部上，所述路径从狭缝slt引导到中间区域mr。换句话说，路径2示出了触点区域c4t中从狭缝slt引导、绕过支撑柱hre和hro(即，穿过面对部分fp)并到达穿透区域pa附近的最短路径。路径2的长度设置为至少大于路径1的长度。
在根据本实施例的半导体存储器装置1中，触点区域c4t中的牺牲构件52保留在触点c4穿透的区域(穿透区域pa)中。在触点区域c4t中设置在支撑柱hre与hro之间的牺牲构件52被导体替换，其替换方式使得至少相邻存储器区域ma之间连接，其中触点区域c4t插入其间。
随着支撑柱hro和hre的面对部分fp的宽度w2增加，触点区域c4t中蚀刻溶液的旁路路径增加。在本实施例中，包含在路径2中的面对部分fp的长度之和被设计为例如等于或大于w3长度的一半。替换过程中牺牲构件52的蚀刻时间调整的方式使得移除存储器区域ma中的牺牲构件52并且不移除穿透区域pa中的牺牲构件52。
穿过设置在中间区域mr一侧的旁路区域br的路径2和穿过设置在中间区域mr另一侧的旁路区域br的路径2基本上长度相等。设置在中间区域mr一侧的旁路区域br中的支撑柱hre和hro和设置在中间区域mr另一侧的旁路区域br中的支撑柱hre和hro被布置成相对于中间区域mr基本上线对称。
路径3是从狭缝slt引导到触点区域c4t与存储器区域ma之间的边界附近的穿透区域pa的路径的实例，牺牲构件52沿所述路径设置在被蚀刻的支撑柱hre、hro和hrd的侧部以及存储器柱mp的侧部上。换句话说，路径3示出了从狭缝slt引导、穿过触点区域c4t与存储器区域ma之间的边界附近、绕过支撑柱hre、hro和hrd以及存储器柱器mp并到达穿透区域pa附近的最短路径。
在触点区域c4t与存储器区域ma之间的边界附近，蚀刻溶液绕过支撑柱hro和hre聚集的区域，并进入中间区域mr。在x方向上进入中间区域mr的路径3的宽度为w4，并且设计的方式使得穿透区域pa中的牺牲构件52保留。在本实施例中，路径3的长度基本上等于路径2的长度，并且比路径1的长度长。穿透区域pa的尺寸可以根据支撑柱hro和hre的布置、形状等进行调整。
[1-2]制造半导体存储器装置1的方法
在下文中，将参考图10描述根据实施例的用于在半导体存储器装置1中的存储器格阵列10中形成堆叠互连结构的一系列制造步骤的实例。图10是示出根据实施例的制造半导体存储器装置的方法的实例的流程图。图11到19中的每一个图示出了根据实施例的制造过程中的半导体存储器装置1的横截面结构的实例，其中示出了在存储器区域ma中将形成存储器柱mp的区域和在触点区域c4t中将形成触点c4的区域。
如图11所示，堆叠对应于堆叠互连件的多个牺牲构件52(步骤s10)。具体地，在半导体衬底20上形成包含导电层25的绝缘层60。虽然省略了图示，但是在绝缘层60中形成对应于例如感测放大器模块的电路。在绝缘层60上形成导电层30。在穿透区域pa中，移除导电层30的一部分，并且形成绝缘层50。导电层31设置在导电层30和绝缘层50上方，其中绝缘层61插入其间。在穿透区域pa中，移除导电层31的一部分，并且形成绝缘层51。
此后，绝缘层62和牺牲构件52交替堆叠在导电层31上。在最上层牺牲构件52上形成绝缘层63。在形成导电层30和31之后，可以通过移除导电层30和31的部分而一起形成绝缘层50和51。绝缘层60到63可以由例如氧化硅形成。
随后，如图12和13所示，形成存储器柱mp(步骤s11)。具体地，通过例如光刻法形成在对应于存储器柱mp的位置处包含开口的掩模。使用形成的掩模通过各向异性蚀刻形成存储器孔。每个存储器孔穿透绝缘层61到63、导电层31和牺牲构件52，并且导电层30暴露于存储器孔的底部。此后，在存储器孔的侧表面和底表面上依次形成块绝缘膜43、绝缘膜42和隧道绝缘膜41。此后，在存储器孔的底部处部分地移除块绝缘膜43、绝缘膜42和隧道绝缘膜41，并且将半导体层40嵌入存储器孔mh中。
随后，如图14和15所示，形成支撑柱hro、hre和hrd(步骤s12)。具体地，通过例如光刻法形成在对应于支撑柱hro、hre和hrd的位置处包含开口的掩模。之后，使用形成的掩模通过各向异性蚀刻形成分别对应于支撑柱hro、hre和hrd的多个孔。这些孔穿透绝缘层61到63、导电层31和牺牲构件52，并且导电层30暴露于其下端。此后，将绝缘体例如嵌入这些孔中，并且由此形成支撑柱hro、hre和hrd。
随后，执行堆叠互连结构的替换过程，如图16和17所示(步骤s13)。具体地，通过例如光刻法形成在对应于狭缝slt的位置处包含开口的掩模，并且使用掩模通过各向异性蚀刻形成狭缝slt。每个狭缝slt将例如绝缘层61到63、导电层31和牺牲构件52分隔开。此后，使用热磷酸通过例如湿蚀刻经由狭缝slt选择性地移除牺牲构件52。已经移除牺牲构件52的结构的三维架构由例如存储器柱mp和支撑柱hro、hre和hrd维持。
在移除牺牲构件52的步骤中，蚀刻沿参考图9描述的路径1到3推进。在此步骤中执行蚀刻的条件设定的方式使得理想地，蚀刻存储器区域ma中的所有牺牲构件52，并且将牺牲构件52保留在穿透区域pa中。在本实施例中，触点区域c4t中的蚀刻推进通过由以交替方式布置的支撑柱hro和hre形成的多个面对部分fp。因此，触点区域c4t中的蚀刻允许沿y方向在远离狭缝slt的方向上蚀刻的推进延迟，从而使得穿透区域pa中的牺牲构件52能够保留。
此后，通过狭缝slt将导体嵌入移除牺牲构件52的空间中。在此步骤中的导体形成中，例如，使用化学气相沉积(cvd)。此后，通过回蚀工艺移除在狭缝slt中形成的导体。在此步骤中，在相邻互连层中形成的导体至少在狭缝slt中被分离。
由此，形成了分别用作字线wl0到wl7的导电层32和用作选择栅极线sgd的导电层33。在此步骤中形成的导电层32和33可以包含屏障金属。在移除牺牲构件52之后的导体形成过程中，在例如形成氮化钛膜作为屏障金属之后形成钨。
随后，如图18和19所示，形成触点c4(步骤s14)。具体地，在狭缝slt中形成绝缘构件53。在此步骤中，通过例如cmp移除在绝缘构件63上方形成的绝缘构件53的一部分，并且使绝缘构件53和绝缘层63的上部平坦化。在绝缘层63和绝缘构件53上形成绝缘层64。
此后，通过例如光刻法形成在将形成触点c4的位置处包括开口的掩模。使用形成的掩模通过各向异性蚀刻形成对应于触点c4的孔。所述孔穿透绝缘层50到51、绝缘层61到64和牺牲构件52，并且导电层25暴露于所述孔的下端。此后，将导体例如嵌入所述孔中，并且由此形成触点c4。
根据本实施例的半导体存储器装置1的上述制造步骤，形成支撑柱hro、hre和hrd、存储器柱mp、源极线sl、字线wl以及耦接到存储器柱mp的选择栅极线sgd和sgs。上述制造步骤仅是实例，并且可以在制造步骤之间插入另一个过程。对应于触点c4的孔可以与对应于支撑柱hro、hre和hrd的孔同时形成。对应于触点c4的孔可以与对应于存储器柱mp的孔同时形成。
[1-3]实施例的优点
根据上述实施例的半导体存储器装置1能够降低半导体存储器装置1的加工难度，从而提高产率。在下文中，将描述根据实施例的半导体存储器装置1的详细优点。
在存储器格以三维方式堆叠的半导体存储器装置中，存在如感测放大器模块等电路设置在存储器格阵列下方的情况。在这种半导体存储器装置中耦接存储器格阵列下方的电路和存储器格阵列上方的互连件的一种方式是提供穿透存储器格阵列的触点。然而，使用如钨等金属作为字线wl使得难以处理存储器格阵列的堆叠互连结构中的孔，从而导致制造成本可能增加。
为了解决这一问题，可以在堆叠互连件的替换过程中形成牺牲构件没有被导体替换的穿透区域pa。在穿透区域pa中剩余的堆叠结构变成包含牺牲构件和绝缘层的堆叠结构，从而使得易于加工用于在穿透区域pa中形成触点c4的孔。另外，通过形成绝缘体的牺牲构件，可以省略在孔的侧表面上形成间隔绝缘膜，从而减少形成触点c4的步骤的数量。
在下文中，将描述根据对比实例的形成穿透区域pa的方法。图20示出了根据实施例的对比实例的半导体存储器装置中的存储器格阵列的横截面结构的实例，其中包含了包含触点区域c4t和穿透区域pa的区域。如图20所示，根据对比实例的半导体存储器装置在相邻狭缝slt之间包含两个壁部分wp和多个支撑柱hr，所述两个壁部分将穿透区域pa插入其间。具有类似于狭缝slt的配置的壁部分wp设置的方式使得各自沿x方向延伸的两个壁部分wp在y方向上对齐。支撑柱hr以交错布置的方式设置在除穿透区域pa之外的部分中。
在根据对比实例的堆叠互连件的替换过程中，推进对由相邻壁部分插入的部分的蚀刻，以绕过相邻壁部分wp的端部。也就是说，在替换过程中，延迟朝向相邻壁部分wp之间的中心区域的蚀刻的推进。因此，在对比实例中，通过在已经完成移除存储器区域ma中的牺牲构件的时间点停止蚀刻，可以形成牺牲构件保留在由壁部分wp插入的区域的一部分中的区域(穿透区域pa)。壁部分wp可以与支撑柱hr同时形成，或者与狭缝slt同时形成。
当壁部分wp和狭缝slt同时形成时，具有相似形状的壁部分wp和狭缝slt的蚀刻的可控性增加。然而，当绝缘材料嵌入壁部分wp中时，绝缘材料也嵌入狭缝slt中。由于牺牲构件52与导电层32的替换过程是通过狭缝slt进行的，因此嵌入狭缝slt中的绝缘体需要在替换过程之前移除。也就是说，在本实例中，需要将绝缘体嵌入壁部分wp中并从狭缝slt移除绝缘体的步骤。步骤数量的增加可能导致制造成本增加。
另一方面，当壁部分wp和支撑柱hr同时形成时，壁部分wp和支撑柱hr两者形成于在替换过程之前嵌入绝缘体的结构中。因此，与壁部分wp和狭缝slt同时形成的情况相比，当壁部分wp和支撑柱hr同时形成时，步骤的数量可以减少。然而，每个壁部分wp都具有在x方向上极大地延伸的形状，并且其开口的面积大于每个支撑柱hr的开口的面积。通过这种方式，在壁部分wp与支撑柱hr之间可能导致开口面积的差异，从而降低壁部分wp和支撑柱hr的蚀刻的可控性。蚀刻可控性的降低可能导致发生蚀刻诱导的缺陷。
根据本实施例的半导体存储器装置1在触点区域c4t中包含以交替方式布置在穿透区域pa与狭缝slt之间的多个长方形支撑柱hro和hre。长方形支撑柱hro和hre的交替布置允许在相邻支撑柱hro与hre之间形成面对部分fp。替换过程的蚀刻推进通过多个面对部分fp。
因此，牺牲构件52在y方向上的蚀刻的推进可以在触点区域c4t中延迟。具体地，可以移除存储器区域ma的牺牲构件，并且维持穿透区域pa中牺牲构件的期望宽度。也就是说，与在对比实例中提供壁部分wp的情况相比，根据本实施例的半导体存储器装置1能够形成穿透区域pa。
此外，在本实施例中形成的支撑柱hro和hre的长度可以减小到与例如对比实例中壁部分wp的长度的1/10一样短。在x方向上延伸的长度比壁部分wp的长度短的支撑柱hro和hre与支撑柱hrd的开口面积的差异较小。因此，与对比实例中壁部分wp和支撑柱hr同时形成的情况相比，根据本实施例的半导体存储器装置1提供了改善的蚀刻可控性，从而允许抑制蚀刻诱导的缺陷的发生。
此外，在根据本实施例的半导体存储器装置1中，长方形支撑柱hro和hre以及点状支撑柱hrd一起形成，之后形成狭缝slt并执行替换过程。因此，根据本实施例的半导体存储器装置1能够抑制步骤数量增加，如在对比实例中壁部分wp和支撑柱hr同时形成的情况，从而使制造成本降低。
[2]其它修改等
在本实施例中，已经描述了一种情况作为实例，其中单个触点c4布置在穿透区域pa中；然而，多个触点c4可以布置在穿透区域pa中。图21展示了根据本实施例的修改的半导体存储器装置1中包含的存储器格阵列的横截面结构的实例。如图21所示，根据修改的触点区域c4t被设置成面积比本实施例的面积更宽。另外，以交替方式布置的长方形支撑柱hro和hre设置在比本实施例更宽的区域中。
如本实施例中所述，以交替方式布置的支撑柱hro和hre能够延迟牺牲构件52在y方向上的蚀刻的推进。穿透区域pa在x方向上的尺寸由绕过触点区域c4t的端部的路径中的蚀刻量决定。也就是说，穿透区域pa的尺寸可以根据支撑柱hro和hre的形状和布置自由设计。在所述修改中，由于支撑柱hro和hre在x方向上设置在比本实施例更宽的区域中，所以穿透区域pa在x方向上设置在比本实施例更宽的区域中。因此，在修改中，可以在穿透区域pa中沿x方向对齐多个触点c4。
在本实施例中，已经描述了触点c4不与间隙部分gp相邻的情况；然而，如在修改中，触点c4可以与间隙部分gp相邻。此外，触点区域c4t中的长方形支撑柱hro和hre可以设计为允许形成穿透区域pa的任何形状或布置。例如，如果旁路区域br中的面对部分fp的长度之和被设计成在y方向上至少等于或大于穿透区域pa(中间区域mr)的宽度w3的一半，则旁路区域br中的长方形支撑柱hr的数量可以被设计成任何数量。另外，支撑柱hr的布置不限于奇数支撑柱hro和偶数支撑柱hre以交替方式布置的布置；例如，可以在旁路区域br中以矩阵模式布置多个长方形支撑柱hr，其中在从穿透区域pa的一侧计数的第n行和第(n 1)行(其中n是不小于1的整数)中的支撑柱hr在x方向上移位的方式使得支撑柱hr包含在y方向上彼此面对的部分。
在本实施例中，布置在触点区域c4t与存储器区域ma之间的边界附近的支撑柱hro和hre的形状可以不同于其它支撑柱hro和hre的形状。例如，布置在触点区域c4t与存储器区域ma之间的边界附近的支撑柱hro和hre可以形成的方式使得其端部对齐，如图7所示。
布置在触点区域c4t与存储器区域ma之间的边界附近的支撑柱hro和hre的形状可以类似于其它支撑柱hro和hre的形状。也就是说，支撑柱hro和hre的端部不需要在触点区域c4t与存储器区域ma之间的边界附近对齐。换句话说，支撑柱hro的端部和支撑柱hre的端部可以以交替的方式布置在触点区域c4t与存储器区域ma之间的边界附近。
在本实施例中，存储器格阵列10的配置可以不同于上述配置。例如，存储器柱mp可以配置的方式使得两个或两个以上柱在z方向上耦接。可替代地，存储器柱mp可以配置的方式使得对应于选择栅极线sgd的柱与对应于字线wl的柱连接。多种类型的绝缘体可以设置在狭缝slt中。与每个存储器柱mp重叠的位线bl的数量可以被设计成任何数量。
已经描述了一种情况作为实例，其中连接区域ha中的字线wl0到wl7的端部形成为具有三层台阶的阶梯形状，包含在y方向上的两个台阶和在x方向上的多个台阶；然而，所述结构不限于此。在堆叠的字线wl的端部处在y方向上形成的台阶的数量可以被设计成任何数量。也就是说，半导体存储器装置1中的连接区域ha中的字线wl的端部可以被设计为具有任何层数的台阶的阶梯形状。
在本实施例中用于图示的附图中，展示了一种情况作为实例，其中支撑柱hr和触点c4在z方向上具有相等的直径；然而，配置不限于此。例如，支撑柱hr和触点c4可以具有锥形或倒锥形形状，或者可以具有中间凸出的形状。类似地，狭缝slt可以具有锥形或倒锥形形状，或者可以具有中间凸出的形状。在上述实施例中，已经描述了一种情况作为实例，其中支撑柱hr、触点c4和存储器柱mp中的每一个都具有圆形横截面结构；然而，横截面结构的形状可以是椭圆形的，或者设计为任何其它形状。
在本文中，术语“耦接”是指电耦接，并且不排除插入另一个组件。表述“电耦接”覆盖绝缘体插入耦接，其允许与不使用绝缘体的电耦接进行相同的操作。术语“柱”是指在制造半导体存储器装置1的过程中形成的孔中设置的结构。如“基本上相同的长度”和“基本上线对称”等表述允许制造变化导致的误差。
虽然已经描述了某些实施例，但是这些实施例仅通过实例的方式呈现，并且不旨在限制本发明的范围。实际上，本文所描述的新颖实施例可以以各种其它形式体现；此外，在不脱离本发明精神的情况下，可以对本文描述的实施例的形式做出各种省略、替换和更改。所附权利要求和其等效物旨在覆盖落入本发明的范围和精神内的这种形式或修改。
1.一种半导体存储器装置，其包括：
衬底，所述衬底包含第一区域和第二区域，所述第一区域包含存储器格(cell)晶体管，所述第二区域在第一方向上与所述第一区域相邻并且包含在与所述第一方向相交的第二方向上对齐的第一到第三子区域；
第一绝缘构件和第二绝缘构件，所述第一绝缘构件和所述第二绝缘构件各自沿所述第一方向跨所述第一区域和所述第二区域设置，并且包含在所述第二方向上插入所述第一到第三子区域的部分；
第一导电层，所述第一导电层设置在所述衬底上方的第一层中以沿所述第一方向跨所述第一绝缘构件与所述第二绝缘构件之间的所述第一区域和所述第二区域延伸；
多个第一柱，所述多个第一柱设置在所述第一区域中以穿透所述第一导电层；
第一绝缘层，所述第一绝缘层设置在所述第二子区域中的所述第一层中并被跨所述第二区域在所述第一层中延伸的所述第一导电层的一部分包围；
第一触点，所述第一触点被设置成穿透所述第一绝缘层；
多个第一构件，所述多个第一构件各自包含沿所述第一方向延伸的部分，并且被设置成穿透所述第一子区域中的所述第一导电层；以及
多个第二构件，所述多个第二构件各自包含沿所述第一方向延伸的部分，并且被设置成穿透所述第三子区域中的所述第一导电层，其中
所述第一构件和所述第二构件两者布置的方式使得在从所述第二子区域的一侧计数的第n行和第(n 1)行中在所述第二方向上对齐的所述第一构件和所述第二构件在所述第一方向上移位，其中n是不小于1的整数，并且
在所述第二方向上彼此相邻的所述第一构件和在所述第二方向上彼此相邻的所述第二构件两者布置的方式使得在所述第一方向上延伸的部分面对彼此。
2.根据权利要求1所述的半导体存储器装置，其中
在从所述第二子区域的所述侧计数的奇数行和偶数行中在所述第二方向上对齐的所述第一构件和所述第二构件以交替的方式布置。
3.根据权利要求1所述的半导体存储器装置，其中
所述第一子区域包含多个第一面对部分，所述多个第一面对部分面对包含于在所述第二方向上彼此相邻的所述第一构件中并且在所述第一方向上延伸的部分，
所述第三子区域包含多个第二面对部分，所述多个第二面对部分面对包含于在所述第二方向上彼此相邻的所述第二构件中并且在所述第一方向上延伸的部分，
所述第一面对部分在所述第一方向上的长度之和等于或大于所述第二子区域在所述第二方向上的宽度的一半，所述第一面对部分包含在从所述第一绝缘构件引导、穿过所述第一构件所布置的区域、绕过所述第一构件并到达所述第二子区域的最短路径中，并且
所述第二面对部分在所述第一方向上的长度之和等于或大于所述第二子区域在所述第二方向上的宽度的一半，所述第二面对部分包含在从所述第二绝缘构件引导、穿过所述第二构件所布置的区域、绕过所述第二构件并到达所述第二子区域的最短路径中。
4.根据权利要求1所述的半导体存储器装置，其中
从所述第一绝缘构件引导、穿过所述第一构件在所述第一子区域中布置的区域、绕过所述第一构件并到达所述第二子区域的最短路径比从所述第一绝缘构件引导、穿过所述第一柱在所述第一区域中布置的区域、绕过所述第一柱并在所述第二方向上到达所述第一绝缘构件与所述第二绝缘构件之间的中间位置的最短路径长。
5.根据权利要求1所述的半导体存储器装置，其中
在所述第n行或所述第(n 1)行中，所述第一构件包含两个第一构件，所述两个第一构件在所述第一方向上彼此相邻并且布置的方式使得定位于所述两个相邻第一构件之间的部分在所述第二方向上与所述第一触点对齐。
6.根据权利要求1所述的半导体存储器装置，其中
从所述第一绝缘构件引导、穿过所述第一构件在所述第一子区域中布置的区域、绕过所述第一构件并到达所述第二子区域的最短路径基本上等于从所述第二绝缘构件引导、穿过所述第二构件在所述第三子区域中布置的区域、绕过所述二构件并到达所述第二子区域的最短路径。
7.根据权利要求1所述的半导体存储器装置，其中
所述第一构件和所述第二构件被布置成相对于所述第二子区域线对称。
8.根据权利要求1所述的半导体存储器装置，其进一步包括：
第二触点，所述第二触点被设置成在所述第一方向上与所述第一触点相邻以穿透所述第一绝缘层。
9.根据权利要求1所述的半导体存储器装置，其进一步包括：
第二导电层，所述第二导电层设置在不同于所述第一导电层的第二层中以沿所述第一方向跨所述第一绝缘构件与所述第二绝缘构件之间的所述第一区域和所述第二区域延伸；以及
第二绝缘层，所述第二绝缘层设置在所述第二子区域中的所述第二层中并被跨所述第二区域在所述第二层中延伸的所述第二导电层的一部分包围，其中
所述第一柱被设置成进一步穿透所述第一区域中的所述第二导电层，并且
所述第一触点被设置成进一步穿透所述第二绝缘层。
10.根据权利要求9所述的半导体存储器装置，其进一步包括：
第三导电层，所述第三导电层设置在不同于所述第一导电层和所述第二导电层的第三层中，沿包含所述第一方向和所述第二方向的平面形成，并且其长度大于所述第一导电层和所述第二导电层在所述第二方向上的长度，
其中
所述第一柱的下端与所述第一区域中的所述第三导电层接触，并且
所述第一触点被设置成进一步穿透所述第三绝缘层。
11.根据权利要求10所述的半导体存储器装置，其中
所述第一构件和所述第二构件的下端与所述第二区域中的所述第三导电层接触。
12.根据权利要求10所述的半导体存储器装置，其中
所述第一绝缘构件和所述第二绝缘构件的下端与所述第三导电层接触。
13.根据权利要求1所述的半导体存储器装置，其中
所述第一导电层与所述第一柱相交的部分用作存储器格晶体管。
14.根据权利要求13所述的半导体存储器装置，其进一步包括：
多个第二柱，所述多个第二柱被设置成穿透所述衬底的第三区域中的所述第一导电层，其中
所述第二区域在所述第一方向上设置在所述衬底的所述第一区域与所述第三区域之间，并且
所述第一导电层与所述第二柱相交的部分用作其它存储器格晶体管。
15.根据权利要求1所述的半导体存储器装置，其进一步包括：
多个第三构件，所述多个第三构件设置在所述第二子区域中以穿透所述第一导电层。
16.根据权利要求15所述的半导体存储器装置，其中
所述第三构件的形状不同于所述第一构件和所述第二构件的形状，并且不包含沿所述第一方向延伸的部分。
17.一种制造半导体存储器装置的方法，其包括：
在第一区域和在第一方向上与所述第一区域相邻并包含在与所述第一方向相交的第二方向上对齐的第一到第三子区域的第二区域中形成堆叠部分，牺牲层和绝缘层交替堆叠在所述堆叠部分中；
在所述第一区域中形成多个穿透所述堆叠部分的柱；
在所述第一子区域和所述第三子区域中形成多个第一支撑柱，所述多个第一支撑柱沿所述第二方向以之字形图案布置，并且每个第一支撑柱在沿所述第一方向延伸的平面视图中具有长方形形状以穿透所述堆叠部分；
在形成所述柱和所述第一支撑柱之后，形成沿所述第一方向延伸并分割所述堆叠部分的多个狭缝；
通过所述狭缝选择性地移除所述第一区域中的牺牲层以及所述第一子区域和所述第三子区域中的牺牲层；
在已经移除所述牺牲层的空间中形成导体；以及
在形成所述导体之后，形成穿透所述第二子区域的触点。
18.根据权利要求17所述的方法，其进一步包括：
当选择性地移除所述牺牲层时，允许所述牺牲层的一部分保留在所述第二子区域中，以及
当形成所述触点时，允许所述触点穿透所述牺牲层的所述部分。
19.根据权利要求17所述的方法，其进一步包括：
当形成所述第一支撑柱时，在所述第二子区域中形成多个第二支撑柱。
20.根据权利要求19所述的方法，其中
所述第二支撑柱的形状不同于所述第一支撑柱的形状，并且在沿所述第一方向延伸的平面视图中不具有长方形形状。
技术总结