[相关申请案]
本申请案享有以日本专利申请案2019-166165号(申请日：2019年9月12日)为基础申请案的优先权。本申请案通过参考该基础申请案而包含基础申请案的全部内容。
实施方式涉及一种半导体存储装置。
背景技术：
已知有存储单元呈三维状排列的nand(notand，与非)型闪存。
技术实现要素：
实施方式提供一种抑制了周边电路元件的不良的半导体存储装置。
实施方式的半导体存储装置包括：半导体衬底；控制电路，配置在所述半导体衬底上；存储单元阵列，配置在所述控制电路的上方，且具有呈三维配置的多个存储单元，由所述控制电路所控制；第1氮化物层，配置在所述控制电路与所述存储单元阵列之间；以及第2氮化物层，配置在所述控制电路与所述第1氮化物层之间。
附图说明
图1是表示第1实施方式的半导体存储装置的构成的一例的框图。
图2是表示第1实施方式的半导体存储装置的存储单元阵列的电路构成的一例的图。
图3是表示第1实施方式的半导体存储装置的截面构造的一例的剖视图。
图4是表示第1实施方式的半导体存储装置的制造步骤的一例的剖视图。
图5是表示第1实施方式的半导体存储装置的制造步骤的一例的剖视图。
图6是表示第1实施方式的半导体存储装置的制造步骤的一例的剖视图。
图7是表示第1实施方式的半导体存储装置的制造步骤的一例的剖视图。
图8是表示第1实施方式的半导体存储装置的制造步骤的一例的剖视图。
图9是表示第1实施方式的半导体存储装置的制造步骤的一例的剖视图。
图10是表示第1实施方式的比较例的半导体存储装置的制造步骤的一例的剖视图。
图11是用于说明由第1实施方式的半导体存储装置发挥的效果的示意图。
具体实施方式
以下，参考附图对实施方式进行说明。以下说明中，对具有相同功能及构成的构成要素标附共通的参考符号。此外，当要区分具有共通的参考符号的多个构成要素时，对该共通的参考符号标附下标来进行区分。当不需要对多个构成要素进行特别区分时，对该多个构成要素仅标附共通的参考符号而不标附下标。
＜第1实施方式＞
以下，对第1实施方式的半导体存储装置1进行说明。
[构成例]
(1)半导体存储装置
图1是表示第1实施方式的半导体存储装置1的构成的一例的框图。半导体存储装置1例如为能够非易失地存储数据的nand型闪存，由外部的存储器控制器2所控制。
半导体存储装置1包含存储单元阵列11及周边电路。周边电路包含行解码器12、感测放大器13、及定序器14。
存储单元阵列11包含区块blk0～blkn(n为1以上的整数)。区块blk包含与位线及字线相关联的多个非易失性存储单元，例如成为数据的抹除单位。
行解码器12基于半导体存储装置1从存储器控制器2接收的地址信息add选择区块blk。行解码器12向该选择的区块blk相关的字线传送电压。
感测放大器13基于半导体存储装置1从存储器控制器2接收的地址信息add，执行存储器控制器2与存储单元阵列11之间的数据dat的传送动作。也就是说，感测放大器13在写入动作中保存半导体存储装置1从存储器控制器2接收的写入数据dat，并基于该保存的写入数据dat对位线施加电压。另外，感测放大器13在读出动作中对位线施加电压，读出存储在存储单元阵列11的数据作为读出数据dat，并将该读出数据dat输出至存储器控制器2。
定序器14基于半导体存储装置1从存储器控制器2接收的指令cmd，控制半导体存储装置1整体的动作。例如，定序器14控制行解码器12及感测放大器13等，执行写入动作及读出动作等各种动作。
半导体存储装置1与存储器控制器2之间的通信例如支持nand接口标准。例如，在半导体存储装置1与存储器控制器2之间的通信中，使用指令锁存使能信号cle、地址锁存使能信号ale、写入使能信号wen、读出使能信号ren、就绪/忙碌信号rbn、及输入输出信号i/o。输入输出信号i/o例如为8比特的信号，可包含指令cmd、地址信息add、及数据dat等。
指令锁存使能信号cle是用于表示半导体存储装置1所接收的输入输出信号i/o为指令cmd的信号。地址锁存使能信号ale是用于表示半导体存储装置1所接收的输入输出信号i/o为地址信息add的信号。写入使能信号wen是用于对半导体存储装置1命令进行输入输出信号i/o的输入的信号。读出使能信号ren是用于对半导体存储装置1命令进行输入输出信号i/o的输出的信号。就绪/忙碌信号rbn是用于对存储器控制器2通知半导体存储装置1受理来自存储器控制器2的命令的就绪状态、或不受理命令的忙碌状态的信号。
以上所说明的半导体存储装置1及存储器控制器2也可以通过其等的组合而构成1个半导体存储装置。作为这种半导体存储装置，例如可列举sd(securedigital，安全数码)tm卡般的存储卡、或ssd(solidstatedrive，固态驱动器)等。
(2)存储单元阵列
图2表示第1实施方式的半导体存储装置1中的存储单元阵列11的电路构成的一例。作为存储单元阵列11的电路构成的一例，示出了存储单元阵列11中包含的多个区块blk中的1个区块blk的电路构成的一例。例如，存储单元阵列11中包含的多个区块blk分别具有图2所示的电路构成。
如图2所示，区块blk例如包含4个串组su0～su3。各串组su包含多个nand串ns。各nand串ns连接于位线bl0～blm(m为1以上的整数)中对应的位线bl，且例如包含存储单元晶体管mt0～mt7以及选择晶体管st1及st2。各存储单元晶体管mt包含控制栅极(以下也称为栅极)及电荷储存层，且非易失地存储数据。选择晶体管st1及st2分别用于各种动作时的包含该选择晶体管st1及st2的nand串ns的选择。
各nand串ns的选择晶体管st1的漏极连接于所述对应的位线bl。在选择晶体管st1的源极与选择晶体管st2的漏极之间，串联连接存储单元晶体管mt0～mt7。选择晶体管st2的源极连接于源极线sl。
同一串组suj中包含的多个nand串ns的选择晶体管st1的栅极共通连接于选择栅极线sgdj。此处，在图2的例子中，j为0到3的任一整数。同一区块blk中包含的多个nand串ns的选择晶体管st2的栅极共通连接于选择栅极线sgs。同一区块blk中包含的多个nand串ns的存储单元晶体管mtk的栅极共通连接于字线wlk。此处，在图2的例子中，k为0到7的任一整数。
各位线bl共通连接于各串组su中包含的对应的nand串ns的选择晶体管st1的漏极。源极线sl在多个串组su之间被共用。
1个串组su中的共通连接于某字线wl的存储单元晶体管mt的集合例如称为单元组cu。例如，将单元组cu内的存储单元晶体管mt各自中保存的同位的1比特数据的集合例如称为“1页数据”。
以上对存储单元阵列11的电路构成进行了说明，但存储单元阵列11的电路构成并不限于以上所述的电路构成。例如，能够将各区块blk包含的串组su的个数设计成任意个数。另外，能够将各nand串ns包含的存储单元晶体管mt以及选择晶体管st1及st2分别设计成任意个数。字线wl以及选择栅极线sgd及sgs的条数分别基于nand串ns中的存储单元晶体管mt以及选择晶体管st1及st2的个数而变更。
(3)半导体存储装置的截面构造
参考附图对第1实施方式的半导体存储装置1的截面构造进行说明。以下参考的附图所图示的截面构造仅为一例，半导体存储装置1的截面构造并不限于图示的截面构造。例如，在参考以物体a与物体b相接的方式图示的附图说明在物体a的上表面上设置物体b的情况下，除非明确地提及物体a与物体b之间不存在其它物体，否则不排除在物体a与物体b之间介置其它物体。另外，在说明物体c包含某元素或化合物的情况下，例如，物体c以能够特定出物体c整体为导电体或绝缘体等的程度包含该元素或化合物。
图3是表示第1实施方式的半导体存储装置1的截面构造的一例的剖视图。
半导体存储装置1包含半导体衬底21。半导体衬底21例如包含硅(si)。此处，将与半导体衬底21的面平行的例如相互正交的2个方向定义为x方向及y方向，将例如与半导体衬底21的面正交且形成存储单元阵列11的方向定义为z方向。以下说明中，将z方向设为“上”，将与z方向相反的方向设为“下”进行说明，但这个记法仅为方便起见，与例如重力方向无关。
半导体存储装置1包含存储单元部100及周边电路部200。在半导体衬底21的上方设置有存储单元部100，在半导体衬底21与存储单元部100之间设置有周边电路部200。
在存储单元部100设置有存储单元阵列11。具体来说，存储单元部100中，图2所示的存储单元晶体管mt呈三维状排列。包含导电体43、绝缘体44、及导电体45的积层体、以及该积层体内的存储器柱mp构成存储单元阵列11的一部分构造。在周边电路部200设置有构成cmos(complementarymetaloxidesemiconductor，互补金属氧化物半导体)的p通道mos(metaloxidesemiconductor，金属氧化物半导体)晶体管及n通道mos晶体管。这些mos晶体管的一部分例如构成控制存储单元阵列11的控制电路。在周边电路部200中，例如，这种控制电路配置并设置在半导体衬底上。图3中，为方便说明，图示了这些mos晶体管中的1个p通道mos晶体管tr。
以下，详细地对存储单元部100及周边电路部200的构造进行说明。首先，对设置在半导体衬底21上的周边电路部200进行说明。
在半导体衬底21中设置有元件分离区域sti及n型阱区域w。元件分离区域sti及n型阱区域w分别到达半导体衬底21的上表面。元件分离区域sti例如包含氧化硅(sio2)。n型阱区域w是在半导体衬底21例如掺杂有磷(p)的区域。n型阱区域w通过元件分离区域sti与其它阱区域绝缘。
在n型阱区域w中，p 杂质扩散区域p1及p2具有间隔地设置。p 杂质扩散区域p1及p2分别到达半导体衬底21的上表面。p 杂质扩散区域p1及p2分别为在半导体衬底21例如掺杂有硼(b)的区域。
n型阱区域w中，在p 杂质扩散区域p1与p2之间的部分的上表面上设置有氧化物gi1。氧化物gi1例如包含氧化硅(sio2)。在氧化物gi1的上表面上设置有氮化物gi2。氮化物gi2例如包含氮化硅(sin)。在氮化物gi2的上表面上设置有导电体gc。导电体gc例如包含掺杂硼(b)作为p 型杂质的多晶硅(si)。在导电体gc的上表面上设置有导电体el。导电体el例如包含钨硅化物(wsi)。氧化物gi1作为栅极绝缘膜发挥功能。氮化物gi2作为栅极绝缘膜发挥功能，并且抑制掺杂在导电体gc中的p 型杂质经由氧化物gi1扩散到n型阱区域w。导电体gc作为栅极发挥功能。导电体el作为能够将导电体gc与接触插塞c0之间低电阻地连接的电极发挥功能。
n型阱区域w、作为一对源极区域及漏极区域的p 杂质扩散区域p1及p2、氧化物gi1、氮化物gi2、导电体gc、以及导电体el的组合作为p通道mos晶体管tr发挥功能。
在半导体衬底21上还设置有另一p通道mos晶体管(未图示)。例如，该晶体管的栅极绝缘膜不包含氮化物。晶体管tr的栅极绝缘膜的硅氧化膜厚换算的厚度比这种栅极绝缘膜的硅氧化膜厚换算的厚度薄。
在晶体管tr的上方设置有金属配线层d0、d1、及d2。各金属配线层包含相互绝缘的多条配线。通过使用这种配线，能够与晶体管tr的源极、漏极、及栅极在更上方进行电连接。此外，图3中，对设置3层金属配线层的情况进行了说明，但未必限定于此。
具体来说，例如，在导电体el的上表面上设置有接触插塞c0，在p 杂质扩散区域p1及p2上设置有接触插塞cs。接触插塞c0及2个接触插塞cs的上表面分别与金属配线层d0中的配线接触。在金属配线层d0中的该3条配线的上表面上分别设置有接触插塞c1。该3个接触插塞c1的上表面分别与金属配线层d1中的配线接触。在金属配线层d1中的该3条配线的上表面上分别设置有接触插塞c2。该3个接触插塞c2的上表面分别与金属配线层d2中的配线接触。在金属配线层d2中的该3条配线的上表面上分别设置有接触插塞c4。此外，图3中，省略了这种接触插塞及金属配线层中的配线中电连接于p 杂质扩散区域p2的接触插塞及配线以外的一部分。
在金属配线层d2的上方设置有氮化物31。在氮化物31的上表面上设置有氮化物32。例如，从上方观察时，氮化物31及32以跨及比供存储单元阵列11的区域更广的区域的方式在xy平面上层状展开。例如，从上方观察时，氮化物31及32也可以跨及半导体衬底21上设置有半导体存储装置1的区域的整个面的方式在xy平面上层状展开。这样，氮化物31及32设置在晶体管tr与存储单元部100之间。氮化物31及32例如包含氮化硅(sin)。在氮化物32的上表面上设置有绝缘体33。绝缘体33例如包含氧化硅(sio2)。
例如，氮化物31的氢含量小于氮化物32的氢含量。例如，氮化物31的密度小于氮化物32的密度。例如，在能够选择性地去除氮化物的蚀刻中，氮化物31的蚀刻速率大于氮化物32的蚀刻速率。这种氮化物31及32的差异例如取决于氮化物31及32的成膜步骤的差异。
此外，在半导体衬底21与氮化物31之间，在未设置氧化物gi1、氮化物gi2、导电体gc及el、接触插塞cs、c0、c1、c2、及c4、以及金属配线层d0、d1、及d2中的各配线的部分设置有绝缘体22。绝缘体22例如包含氧化硅(sio2)。
接下来，对设置在周边电路部200上的存储单元部100进行说明。
在绝缘体33的上表面上设置有导电体41。导电体41例如包含多晶硅(si)。导电体41作为源极线sl发挥功能。在导电体41的上表面上设置有绝缘体42。绝缘体42例如包含氧化硅(sio2)。
在绝缘体42的上表面上设置有导电体43。导电体43例如包含多晶硅(si)。导电体43作为选择栅极线sgs发挥功能。
在导电体43的上表面上交替积层有绝缘体44与导电体45。在图3的例子中，在导电体43的上表面上，绝缘体44、导电体45的依序积层反复进行9次。绝缘体44例如包含氧化硅(sio2)。导电体45例如包含钨(w)。导电体45例如从接近半导体衬底21的一侧起分别依次作为字线wl0、字线wl1、字线wl2、…、字线wl7、选择栅极线sgd发挥功能。在最上方的导电体45的上表面上设置有绝缘体46。绝缘体46例如包含氧化硅(sio2)。
在绝缘体46、导电体45、绝缘体44、导电体43、及绝缘体42中设置有存储器柱mp。存储器柱mp例如沿z方向延伸，到达导电体41。
存储器柱mp例如包含核心部470、半导体471、隧道氧化膜472、绝缘膜473、阻挡绝缘膜474、及半导体475。具体如下。柱状核心部470的下端位于比导电体43的下表面更下方，核心部470的上端位于比最上方的导电体45的上表面更上方。核心部470的侧面及下表面由半导体471所覆盖。半导体471的上表面位于比核心部470的上表面更上方，半导体471的下端与导电体41接触。在半导体471的侧面上，隧道氧化膜472、绝缘膜473、及阻挡绝缘膜474按照隧道氧化膜472、绝缘膜473、阻挡绝缘膜474的顺序依次设置。在核心部470的上表面上设置有半导体475。半导体475的侧面由半导体471所覆盖。半导体471及475例如包含硅(si)。核心部470、隧道氧化膜472、及阻挡绝缘膜474例如包含氧化硅(sio2)。绝缘膜473例如包含氮化硅(sin)，作为电荷储存膜发挥功能。
存储器柱mp中与导电体43相交的部分例如作为选择晶体管st2发挥功能。存储器柱mp中与导电体45相交的部分例如从接近半导体衬底21的一侧起分别依次作为存储单元晶体管mt0、存储单元晶体管mt1、…、存储单元晶体管mt7、选择晶体管st1发挥功能。
另外，在绝缘体46、导电体45、绝缘体44、导电体43、及绝缘体42中设置有分断区域sr。分断区域sr到达导电体41。分断区域sr例如沿x方向延伸。分断区域sr例如包含氧化硅(sio2)。这种分断区域sr例如沿y方向相互隔开间隔地设置有多个。在相邻的分断区域sr间设置有例如1个区块blk。
上述接触插塞c4设置在绝缘体46、导电体45、绝缘体44、导电体43、绝缘体42、导电体41、绝缘体33、氮化物32、及氮化物31中。接触插塞c4例如沿z方向延伸。接触插塞c4例如包含导电体481及绝缘膜482。具体如下。在柱状导电体481的侧面上设置有绝缘膜482。通过绝缘膜482将导电体481与导电体41、43、及45绝缘。导电体481的下端如上所述那样与金属配线层d2中的配线接触。导电体481的上端例如位于比存储器柱mp的上端更上方。导电体481例如包含钨(w)。绝缘膜482例如包含氧化硅(sio2)。
[制造方法]
图4至图7是表示与图3的例子对应的第1实施方式的半导体存储装置1的制造步骤的一例的剖视图。在图4至图7中，图示了半导体存储装置1的制造步骤中的同一截面。
首先，如图4所图示，在半导体衬底21的上表面上形成晶体管tr。具体如下。在半导体衬底21上形成元件分离区域sti。通过元件分离区域sti，供n型阱区域w形成的预定区域与其它区域分离。接着，向供n型阱区域w形成的预定区域离子注入n 杂质，形成n型阱区域w。在n型阱区域w中作为晶体管tr的通道发挥功能的预定部分的上表面上，氧化物gi1、氮化物gi2、导电体gc、及导电体el按照氧化物gi1、氮化物gi2、导电体gc、导电体el的顺序积层。接着，向n型阱区域w中作为晶体管tr的源极或漏极发挥功能的预定部分的上表面上离子注入p 杂质，形成p 杂质扩散区域p1及p2。
在p 杂质扩散区域p1及p2上分别设置接触插塞cs，在导电体el的上表面上形成接触插塞c0。在接触插塞cs及c0的上表面上分别形成配线。包含这些配线的层与图3所图示的金属配线层d0对应。在金属配线层d0中的配线的上表面上形成接触插塞c1。在接触插塞c1的上表面上形成配线。包含该配线的层与图3所图示的金属配线层d1对应。在金属配线层d1中的配线的上表面上形成接触插塞c2。在接触插塞c2的上表面上形成配线。包含该配线的层与图3所图示的金属配线层d2对应。直到金属配线层d2的上方为止、或直到金属配线层d2的各配线的上表面上为止形成绝缘体22。
接下来，如图5所图示，在通过至此为止的步骤而获得的构造上的整个面形成氮化物31。氮化物31例如通过物理气相沉积(pvd：physicalvapordeposition)法而形成。在氮化物31的整个上表面形成氮化物32。氮化物32例如通过化学气相沉积(cvd：chemicalvapordeposition)法而形成。在氮化物32的上表面上形成例如绝缘体33。绝缘体33并非必需，也可以不形成。另外，也可以在氮化物31与氮化物32之间形成其它层。
接下来，如图6所图示，在通过至此为止的步骤而获得的构造上形成导电体41。在导电体41的上表面上形成绝缘体42。在绝缘体42的上表面上形成导电体43。在导电体43的上表面上交替积层绝缘体44与替换部件(牺牲层)51。在图6的例子中，在导电体43的上表面上，绝缘体44、替换部件51的依序积层反复进行9次。替换部件51例如包含氮化物(sin)。替换部件51例如通过等离子体cvd法而形成。形成替换部件51的层数例如与nand串ns的字线wl及选择栅极线sgd的条数对应。在最上方的替换部件51的上表面上形成绝缘体46。
接下来，如图7所图示，形成存储器柱mp。具体来说，例如通过rie(reactiveionetching，反应性离子蚀刻)法等各向异性蚀刻形成存储器孔(未图示)。存储器孔以贯通(通过)绝缘体46、交替积层的替换部件51及绝缘体44、导电体43、以及绝缘体42而从绝缘体46到达导电体41的方式形成。通过在存储器孔内形成阻挡绝缘膜474、绝缘膜473、隧道氧化膜472、半导体471、核心部470、及半导体475而形成存储器柱mp。具体如下。
例如，首先，在存储器孔内依次形成阻挡绝缘膜474、绝缘膜473、隧道氧化膜472。之后，通过rie法等各向异性蚀刻去除存储器孔内的下端而露出导电体41。接着，在存储器孔内形成半导体471。半导体471与导电体41接触。接着，以嵌埋形成半导体471后的存储器孔内的方式形成核心部470。之后，局部去除核心部470中比最上方的替换部件51的上表面更上方的部分。以嵌埋局部去除核心部470所成的区域的方式形成半导体475。由此，形成存储器柱mp。
接下来，如图8所图示，形成狭缝slt，替换部件51被替换为导电体(导电部件)。具体来说，例如通过rie法等各向异性蚀刻形成狭缝slt。狭缝slt以贯通(通过)绝缘体46、交替积层的替换部件51及绝缘体44、导电体43、以及绝缘体42而从绝缘体46到达导电体41的方式形成。通过经由狭缝slt的湿式蚀刻而选择性地去除替换部件51，在去除替换部件51所成的空间形成导电体。这样形成的导电体与图3所图示的导电体45对应。
接下来，如图9所图示，在狭缝slt内形成绝缘体。这样形成的绝缘体与图3所图示的分断区域sr对应。
在以上的步骤中制造的构造中形成图3所图示的接触插塞c4。具体来说，例如通过rie法等各向异性蚀刻形成接触孔(未图示)。接触孔以贯通(通过)绝缘体46、交替积层的导电体45及绝缘体44、导电体43、绝缘体42、导电体41、绝缘体33、氮化物32、以及氮化物31，进而通过绝缘体22内而到达金属配线层d2中的配线的方式形成。接下来，通过在接触孔内形成绝缘膜482及导电体481而形成接触插塞c4。经由接触插塞c4形成晶体管tr与其它电路元件之间的连接，制造半导体存储装置1。
[效果]
图10是表示第1实施方式的比较例的半导体存储装置的制造步骤的一例的剖视图。该半导体存储装置具有将半导体存储装置1中的氮化物31及32变更为氮化物34的构成。氮化物34例如包含氮化硅(sin)，例如通过cvd法而形成。图10所图示的步骤与关于半导体存储装置1的图6所图示的步骤对应。
例如，替换部件51的内部包含氢离子h 。该氢离子h 例如来自通过等离子体cvd法形成替换部件51时使用的二氯硅烷(sih2cl2)。绝缘体44、42、33、及22中包含的氧化硅(sio2)、以及导电体43及41中包含的硅(si)可成为容易使氢离子h 扩散的介质。因此，如果没有氮化物34，则氢离子h 以从替换部件51通过绝缘体44、导电体43、绝缘体42、导电体41、绝缘体33、及绝缘体22的方式扩散，到达p通道mos晶体管tr。此时，氢离子h 作用于该晶体管tr中的氮化物gi2，切断氮化物gi2中的氮化硅(sin)的键结。由此，氮化物gi2的抑制掺杂在导电体gc中的硼(b)扩散到n型阱区域w的功能下降。如果硼(b)扩散到n型阱区域w，则晶体管tr的阈值电压可能发生变动。
此处，在图10的例子中，在晶体管tr与替换部件51之间设置有氮化物34。如图10所图示，氮化物34防止多个替换部件51中包含的氢离子h 通过氮化物34而扩散到氮化物34的下方。因此，多个替换部件51中包含的氢离子h 几乎未到达晶体管tr。
另一方面，氮化物34的内部包含氢离子h 。该氢离子h 例如来自通过cvd法形成氮化物34时使用的二氯硅烷(sih2cl2)。该氢离子h 可通过绝缘体22而到达晶体管tr。晶体管tr的阈值电压也可能因该氢离子h 而发生变动。也就是说，在图10的例子中，晶体管tr的阈值电压有变动的可能性，这点欠佳。
图11是用于说明由第1实施方式的半导体存储装置1发挥的效果的示意图。图11与图6所图示的步骤对应。
氮化物32与氮化物34同样地，例如通过cvd法，使用二氯硅烷(sih2cl2)而形成。因此，氮化物32与氮化物34同样地，防止多个替换部件51中包含的氢离子h 通过氮化物32而扩散到氮化物32的下方，另一方面，在内部包含可扩散到氮化物32的外部的氢离子h 。
此处，在半导体存储装置1的制造步骤中，在氮化物32与p通道mos晶体管之间存在氮化物31。氮化物31例如通过pvd法而形成。另外，例如通过pvd法而形成的氮化物31的氢含量小于例如通过cvd法而形成的氮化物32的氢含量。
氮化物31防止氮化物32中包含的氢离子h 通过氮化物31而扩散到下方。另外，由于氮化物31的氢含量小于氮化物32的氢含量，因此从氮化物31的内部到达晶体管tr的氢离子h 几乎不存在。
因此，在半导体存储装置1的制造步骤中，几乎不存在氢离子h 到达p通道mos晶体管tr的情况，因此，几乎不会产生因氢离子h 引起的晶体管tr的阈值电压的变动。
＜其它实施方式＞
上述内容中，列举在半导体衬底与构成存储单元阵列的积层构造之间设置周边电路元件的情况为例子进行了说明，但本实施方式并不限定于此。例如，也可以将本技术应用于如下半导体存储装置：在半导体衬底的某个面的第1区域上设置构成存储单元阵列的积层构造，在该面的第2区域上设置周边电路元件。在此情况下，在周边电路元件的上方存在第1氮化物，进而，在该周边电路元件与第1氮化物之间存在第2氮化物。第1氮化物例如包含氮化硅(sin)，且例如通过cvd法而形成。第2氮化物例如包含氮化硅(sin)，且例如通过pvd法而形成。
本说明书中，“连接”表示电连接，不排除例如在其间介隔其它元件的情况。
上述内容中说明了若干实施方式，但这些实施方式是作为例子提出的，并不意图限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式及其变化包含在发明的范围或主旨内，并且包含在权利要求书所记载的发明及其均等的范围内。
[符号的说明]
1半导体存储装置
11存储单元阵列
12行解码器
13感测放大器
14定序器
2存储器控制器
blk区块
su串组
nsnand串
cu单元组
bl位线
wl字线
sgd,sgs选择栅极线
sl源极线
mt存储单元晶体管
st选择晶体管
21半导体衬底
100存储单元部
200周边电路部
tr晶体管
sti元件分离区域
w阱区域
p杂质扩散区域
gi1氧化物
gi2氮化物
gc,el导电体
cs,c0,c1,c2接触插塞
d0,d1,d2金属配线层
22绝缘体
31,32氮化物
33绝缘体
41,43,45导电体
42,44,46绝缘体
mp存储器柱
470核心部
471,475半导体
472隧道氧化膜
473绝缘膜
474阻挡绝缘膜
sr分断区域
c4接触插塞
481导电体
482绝缘膜
51替换部件
slt狭缝
34氮化物
1.一种半导体存储装置，具备：
半导体衬底；
控制电路，配置在所述半导体衬底上；
存储单元阵列，配置在所述控制电路的上方，且具有呈三维配置的多个存储单元，由所述控制电路所控制；
第1氮化物层，配置在所述控制电路与所述存储单元阵列之间；以及
第2氮化物层，配置在所述控制电路与所述第1氮化物层之间。
2.根据权利要求1所述的半导体存储装置，其中所述第2氮化物层的氢含量小于所述第1氮化物层的氢含量。
3.根据权利要求1所述的半导体存储装置，其中所述第2氮化物层的密度小于所述第1氮化物层的密度。
4.根据权利要求1所述的半导体存储装置，其中所述第2氮化物层的蚀刻速率大于所述第1氮化物层的蚀刻速率。
5.根据权利要求1所述的半导体存储装置，其中
所述存储单元阵列具备：
多个第1导电层，积层在第1方向；
柱，在所述多个第1导电层内沿所述第1方向延伸，且包含半导体层；以及
第2导电层，配置在所述多个第1导电层中的最下层的下方，且与所述半导体层相接。
6.根据权利要求5所述的半导体存储装置，还具备导电体，所述导电体沿所述第1方向在所述第2氮化物层、所述第1氮化物层、及所述多个第1导电层内延伸。
7.根据权利要求1所述的半导体存储装置，其中所述控制电路包含mos晶体管，所述mos晶体管具有包含硼的多晶硅。
技术总结