本发明涉及半导体集成电路制造领域，特别涉及一种半导体器件及其制造方法。
背景技术：
横向双扩散金属氧化物半导体(ldmos，lateraldouble-diffusedmos)现在被广泛应用于功率集成电路(powerics)中，ldmos最重要的参数是导通电阻(ron)和击穿电压(bv)，导通电阻越小越好，击穿电压越大越好，二者是相互矛盾的。当通过调整离子注入条件、场板区的大小以及器件尺寸等方式优化了导通电阻和击穿电压之后，若要进一步降低导通电阻，则会导致击穿电压降低，若要进一步提高击穿电压，则会导致导通电阻增大。
例如图1a和图1b所示的是含硅局部氧化隔离结构(locos,localoxidationofsilicon)的ldmos，根据版图定义出有源区a1，ldmos包括衬底10、位于有源区的衬底10中的体区11和漂移区12、位于体区11中的体接触区15和源极区16以及位于漂移区12中的漏极区17，ldmos还包括依次位于衬底10上的栅介质层13和栅极层14以及位于栅极层14和漏极区17之间的场氧化层18，场氧化层18位于栅介质层13的一侧，栅极层14的一部分位于沟道上方，另一部分则横向扩展至场氧化层18的上方，该栅极层14位于沟道上方的这部分构成了该ldmos的栅极区，而延伸至场氧化层18的部分构成了场板。栅介质层13和栅极层14从体区11延伸至漂移区12上，漂移区12包围场氧化层18，体接触区15和源极区16位于栅极层14的远离场氧化层18的一侧的体区11中。图1a和图1b所示的含硅局部氧化隔离结构的ldmos虽然由于具有较长的场氧化层18，且部分场氧化层18位于栅极层14的下方，使得增加了击穿电压，但是也增加了电流路径而导致导通电阻增大。
因此，如何在保证击穿电压不变的同时，还能进一步降低导通电阻是目前亟需解决的问题。
技术实现要素：
本发明的目的在于提供一种半导体器件及其制造方法，能够在不降低击穿电压的同时，还能使得导通电阻降低。
为实现上述目的，本发明提供了一种半导体器件，包括：
衬底，所述衬底中形成有沟槽填充结构围成的有源区；
locos和位于所述locos一侧的至少一个沟槽，形成于所述有源区的衬底中，所述locos的顶面高于所述衬底的顶面，所述沟槽的底壁高于所述沟槽填充结构的底面；
栅介质层，形成于所述沟槽的内壁以及所述沟槽外围的衬底上；以及，
栅极层，形成于所述栅介质层上以及靠近所述沟槽的部分所述locos上。
可选的，所述沟槽的靠近所述locos的一侧暴露出所述locos。
可选的，所有的所述沟槽在垂直于所述locos的所述一侧的边缘方向上的长度大于在平行于所述locos的所述一侧的边缘方向上的长度。
可选的，所述半导体器件包括至少两个沟槽，所有的所述沟槽沿着平行于所述locos的所述一侧的边缘方向依次排列。
可选的，所述locos的两端与所述沟槽填充结构的侧壁顶部接触；所述栅极层的两端从所述栅介质层上以及靠近所述沟槽的部分所述locos上延伸至所述沟槽填充结构上。
可选的，所述半导体器件还包括形成于所述有源区的衬底中的体区和漂移区，所述体区与所述漂移区的交界处位于所述栅极层的下方，所述漂移区包围所述locos，所述沟槽从所述漂移区延伸至所述体区。
可选的，所述半导体器件还包括源极区和漏极区，所述源极区位于所述栅极层的远离所述locos的体区中，所述漏极区位于所述locos的背向所述源极区一侧的漂移区中。
可选的，所述沟槽的背向所述locos的一端超出所述栅极层的背向所述locos的一端，且所述沟槽的背向所述locos的一端延伸至所述源极区上。
本发明还提供了一种半导体器件的制造方法，包括：
提供一衬底，所述衬底中形成有沟槽填充结构围成的有源区；
形成locos于所述有源区的衬底中，所述locos的顶面高于所述衬底的顶面；
形成至少一个沟槽于所述locos一侧的衬底中，所述沟槽的底壁高于所述沟槽填充结构的底面；
形成栅介质层于所述沟槽的内壁以及所述沟槽外围的衬底上；以及，
形成栅极层于所述栅介质层上以及靠近所述沟槽的部分所述locos上。
可选的，所述沟槽的靠近所述locos的一侧暴露出所述locos。
可选的，所有的所述沟槽在垂直于所述locos的所述一侧的边缘方向上的长度大于在平行于所述locos的所述一侧的边缘方向上的长度。
与现有技术相比，本发明的技术方案具有以下有益效果：
1、本发明的半导体器件，由于包括locos和位于所述locos一侧的至少一个沟槽，所述locos的顶面高于衬底的顶面，所述沟槽的底壁高于沟槽填充结构的底面；形成于所述沟槽的内壁以及所述沟槽外围的衬底上的栅介质层；以及，形成于所述栅介质层上以及靠近所述沟槽的部分所述locos上的栅极层，使得能够在不降低击穿电压的同时，还能使得导通电阻降低。
2、本发明的半导体器件的制造方法，通过形成locos于有源区的衬底中，所述locos的顶面高于所述衬底的顶面；形成至少一个沟槽于所述locos一侧的衬底中，所述沟槽的底壁高于所述沟槽填充结构的底面；形成栅介质层于所述沟槽的内壁以及所述沟槽外围的衬底上；以及，形成栅极层于所述栅介质层上以及靠近所述沟槽的部分所述locos上。本发明的半导体器件的制造方法能够在不降低击穿电压的同时，还能使得导通电阻降低。
附图说明
图1a是现有的一种含硅局部氧化隔离结构的ldmos的版图；
图1b是图1a所示的含硅局部氧化隔离结构的ldmos沿aa’方向的剖面示意图；
图2a是本发明一实施例的半导体器件的版图；
图2b是图2a所示的半导体器件沿bb’方向的剖面示意图；
图2c是图2a所示的半导体器件沿cc’方向的剖面示意图；
图2d是图2a所示的半导体器件沿dd’方向的剖面示意图；
图2e是图2a所示的半导体器件沿ee’方向的剖面示意图；
图2f是本发明另一实施例的半导体器件的版图；
图2g是图2f所示的半导体器件沿ff’方向的剖面示意图；
图3是本发明一实施例的半导体器件的制造方法的流程图；
图4a～图4m是图3所示的半导体器件的制造方法中的器件示意图。
其中，附图1a～图4m的附图标记说明如下：
10-衬底；11-体区；12-漂移区；13-栅介质层；14-栅极层；15-体接触区；16-源极区；17-漏极区；18-场氧化层；20-衬底；201-垫氧化层；202-氮化硅层；21-沟槽填充结构；211-第一沟槽；22-locos；221-开口；23-第二沟槽、沟槽；24-栅介质层；25-栅极层；26-体区；261-源极区；262-体接触区；27-漂移区；271-漏极区；28-导电接触插栓。
具体实施方式
为使本发明的目的、优点和特征更加清楚，以下结合附图对本发明提出的半导体器件及其制造方法作进一步详细说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明一实施例提供了一种半导体器件，参阅图2a～图2g，所述半导体器件包括衬底20、locos22、至少一个沟槽23、栅介质层24和栅极层25，所述衬底20中形成有沟槽填充结构21围成的有源区a2；所述locos22和位于所述locos22一侧的至少一个沟槽23形成于所述有源区a2的衬底20中，所述locos22的顶面高于所述衬底20的顶面，所述沟槽23的底壁高于所述沟槽填充结构21的底面；所述栅介质层24形成于所述沟槽23的内壁以及所述沟槽23外围的衬底20上；所述栅极层25形成于所述栅介质层24上以及靠近所述沟槽23的部分所述locos22上。
下面参阅图2a～图2g详细描述本实施例提供的半导体器件。
所述衬底20中形成有沟槽填充结构21围成的有源区a2。所述沟槽填充结构21起到隔离的作用。
所述衬底20的材质可以为本领域技术人员熟知的任意合适的底材。
所述locos22和位于所述locos22一侧的至少一个沟槽23形成于所述有源区a2的衬底20中，所述locos22的顶面高于所述衬底20的顶面，所述沟槽23的底壁高于所述沟槽填充结构21的底面。locos为硅局部氧化隔离结构(localoxidationofsilicon)。
所述沟槽填充结构21的顶面可以与所述衬底20的顶面齐平，或者，所述沟槽填充结构21的顶面可以高于所述衬底20的顶面。
所述沟槽23的深度可以为
所述locos22的两端与所述沟槽填充结构21的侧壁顶部接触，所述locos22的底面高于所述沟槽填充结构21的底面。
所述沟槽23的靠近所述locos22的一侧暴露出所述locos22。所述沟槽23的底壁可以和所述locos22的底表面齐平，或者，所述沟槽23的底壁低于所述locos22的底表面(如图2e所示)。
所述半导体器件包括至少两个沟槽23，所有的所述沟槽23沿着平行于所述locos22的所述一侧的边缘方向依次排列。
所述栅介质层24形成于所述沟槽23的内壁以及所述沟槽23外围的衬底20上。所述栅介质层24的靠近所述locos22的一侧与所述locos22接触，所述栅介质层24的在平行于所述locos22的所述一侧的边缘方向的两端与所述沟槽填充结构21接触。
所述栅极层25形成于所述栅介质层24上以及靠近所述沟槽23的部分所述locos22上。所述栅极层25的两端(即平行于所述locos22的所述一侧的边缘方向上的两端)从所述栅介质层24上以及靠近所述沟槽23的部分所述locos22上延伸至所述沟槽填充结构21上。其中，所述locos22为半导体器件的场氧化层，所述栅极层25的位于版图定义的沟道区上方的部分构成了半导体器件的栅极区，而延伸至所述locos22上的部分构成了场板。
其中，所述栅极层25可以覆盖所有的所述沟槽23，即所述沟槽23的背向所述locos22的一端未超出所述栅极层25的背向所述locos22的一端，如图2a所示；或者，所述栅极层25可以仅覆盖部分的所述沟槽23，即所述沟槽23的背向所述locos22的一端可以超出所述栅极层25的背向所述locos22的一端，如图2f所示。
所述半导体器件还包括形成于所述有源区a2的衬底20中的体区26和漂移区27，所述体区26与所述漂移区27的交界处位于所述栅极层25的下方，所述漂移区27包围所述locos22，所述沟槽23从所述漂移区27延伸至所述体区26。
所述半导体器件还包括源极区261和漏极区271，所述源极区261位于所述栅极层25的远离所述locos22的体区26中，所述漏极区271位于所述locos22的背向所述源极区261一侧的漂移区27中。在形成所述源极区261和所述漏极区271的同时，还可形成体接触区262于所述体区26中，所述体接触区262位于所述源极区261的背向所述栅极层25一侧的体区26中，且所述体接触区262和所述源极区261之间还间隔有沟槽填充结构21。
如图2a和图2f所示，所述半导体器件还包括形成于所述源极区261、所述漏极区271、所述体接触区262和所述栅极层25上的导电接触插栓28，且所述栅极层25上的导电接触插栓28位于所述沟槽填充结构21的上方；且如图2f和图2g所示，所述沟槽23的背向所述locos22的一端可以延伸至所述源极区261上，所述导电接触插栓28的底部与所述沟槽23下方的源极区261接触。
另外，所有的所述沟槽23在垂直于所述locos22的所述一侧的边缘方向上的长度大于在平行于所述locos22的所述一侧的边缘方向上的长度，使得版图定义的沟道区的宽度的增大幅度大于沟道区的长度的增大幅度。由于所述源极区261和所述漏极区271之间的位于所述栅介质层24下方的部分为沟道区，所述源极区261和所述漏极区271之间的方向为沟道区的长度方向，则所述沟道区的长度方向为垂直于所述locos22的所述一侧的边缘所在的方向，所述沟道区的宽度方向为平行于所述locos22的所述一侧的边缘所在的方向，那么，所有的所述沟槽23在所述沟道区的长度方向上的长度大于在所述沟道区的宽度方向上的长度。
具体的，参阅图2a、图2b和图2e，所述沟槽23的横向剖面图形为长方形，所述沟槽23的沿bb’和ee’方向的剖面图形均为倒梯形，长方形的短边与所述locos22的所述一侧连接，长方形的长边垂直于所述locos22的所述一侧；定义所述沟槽23的在所述沟道区的长度方向上的底壁的长度为l1，所述沟槽23的在所述沟道区的长度方向上的侧壁的长度为l3，所述沟槽23的在所述沟道区的宽度方向上的底壁的长度为l2，所述沟槽23的在所述沟道区的宽度方向上的侧壁的长度为l4，当形成有一个所述沟槽23时，所述沟道区的长度增加大于一个长度l3且小于两个长度l3(由于所述沟槽23的靠近所述locos22一侧的部分侧壁暴露出所述locos22，使得所述沟槽23的靠近所述locos22一侧的侧壁增加的沟道区的长度小于长度l3)，所述沟道区的宽度增加两个长度l4，由于l3＝l4，那么，所述沟道区的长度增加的量小于所述沟道区的宽度增加的量，且l1>l2，因此，所述沟道区的宽度增加的百分比(两个l4的长度基于l2的长度增加的比例)大于所述沟道区的长度增加的百分比(小于两个l3的长度基于l1的长度增加的比例)，即所述沟道区的宽度增加的幅度大于所述沟道区的长度增加的幅度；所述沟槽23的数量越多，则所述沟道区的宽度增加的量越多，所述沟道区的宽度增大的幅度越大，使得在不降低击穿电压的同时使得导通电阻大幅度的降低。
尤其对于图2f和图2g所示的实施例，所述沟槽23的背向所述locos22的一端延伸至所述源极区261上且暴露出所述沟槽填充结构21的侧壁，使得所述沟槽23的背向所述locos22的一端无法使得所述沟道区的长度增加，进一步使得所述沟道区的宽度的增大幅度大于所述沟道区的长度的增大幅度。
从上述内容可知，通过在所述locos22的一侧形成至少一个所述沟槽23，所述至少一个沟槽23从所述漂移区27延伸至所述体区26，使得在不改变版图的宽度的情况下增大了所述沟道区的宽度，例如，所述体区26的位于所述栅极层25下方的部分为有效的沟道区，有效的沟道区的宽度增大了50％～100％，沟道反型的载流子数量增加50％～100％，进而使得在不降低击穿电压的同时使得导通电阻大幅度的降低。
综上所述，本发明提供的半导体器件，包括：衬底，所述衬底中形成有沟槽填充结构围成的有源区；locos和位于所述locos一侧的至少一个沟槽，形成于所述有源区的衬底中，所述locos的顶面高于所述衬底的顶面，所述沟槽的底壁高于所述沟槽填充结构的底面；栅介质层，形成于所述沟槽的内壁以及所述沟槽外围的衬底上；以及，栅极层，形成于所述栅介质层上以及靠近所述沟槽的部分所述locos上。本发明的半导体器件能够在不降低击穿电压的同时，还能使得导通电阻降低。
本发明一实施例提供一种半导体器件的制造方法，参阅图3，图3是本发明一实施例的半导体器件的制造方法的流程图，所述半导体器件的制造方法包括：
步骤s1、提供一衬底，所述衬底中形成有沟槽填充结构围成的有源区；
步骤s2、形成locos于所述有源区的衬底中，所述locos的顶面高于所述衬底的顶面；
步骤s3、形成至少一个沟槽于所述locos一侧的衬底中，所述沟槽的底壁高于所述沟槽填充结构的底面；
步骤s4、形成栅介质层于所述沟槽的内壁以及所述沟槽外围的衬底上；
步骤s5、形成栅极层于所述栅介质层上以及靠近所述沟槽的部分所述locos上。
下面参阅图4a～图4m更为详细的介绍本实施例提供的半导体器件的制造方法，图4a、图4b、图4d、图4f、图4h、图4j和图4l是制造图2a所示的半导体器件沿bb’方向的剖面示意图，图4c、图4e、图4g、图4i、图4k和图4m是制造图2a所示的半导体器件沿dd’方向的剖面示意图，图4c、图4e、图4g、图4i、图4k和图4m依次对应图4b、图4d、图4f、图4h、图4j和图4l。
按照步骤s1，提供一衬底20，所述衬底20中形成有沟槽填充结构21围成的有源区(即图2a和图2f中所示的有源区a2)。所述衬底20的材质可以为本领域技术人员熟知的任意合适的底材。所述沟槽填充结构21起到隔离的作用。
可以通过如下步骤形成所述沟槽填充结构21：首先，可以先覆盖垫氧化层201和氮化硅层202于所述衬底20上；然后，如图4a所示，依次对所述氮化硅层202、所述垫氧化层201和部分厚度的所述衬底20进行刻蚀，以在所述衬底20中形成第一沟槽211，所述第一沟槽211围成一有源区a2；然后，形成绝缘介质层(未图示)填充于所述第一沟槽211中，所述绝缘介质层将所述氮化硅层202掩埋在内，并采用化学机械研磨工艺平坦化所述绝缘介质层，直至暴露出所述氮化硅层202的顶面，如图4b所示，剩余的所述绝缘介质层为所述沟槽填充结构21，所述沟槽填充结构21的顶面高于所述衬底20的顶面。所述沟槽填充结构21的位于所述衬底20中的部分的深度可以为
按照步骤s2，形成locos22于所述有源区a2的衬底20中，所述locos22的顶面高于所述衬底20的顶面。
形成所述locos22于所述有源区a2的衬底20中的步骤可以包括：首先，依次对所述氮化硅层202和所述垫氧化层201进行刻蚀，以在所述氮化硅层202和所述垫氧化层201中形成一开口221，如图4c所示，所述开口221暴露出待形成所述locos22的区域的所述衬底20的顶面，且所述开口221的两端还暴露出所述沟槽填充结构21的侧壁顶部；然后，参阅图4d和图4e，对所述开口221所暴露出的所述衬底20的顶部进行局部氧化处理，以在所述开口221中的衬底20的顶部形成locos22，所述locos22还向所述开口221两侧的所述垫氧化层201下方的衬底20中延伸，且所述locos22的两端与所述沟槽填充结构21的侧壁顶部接触，所述locos22的顶面可以高于所述垫氧化层201的顶面，所述locos22的底面高于所述沟槽填充结构21的底面。
按照步骤s3，形成至少一个沟槽23于所述locos22一侧的衬底20中，所述沟槽23的底壁高于所述沟槽填充结构21的底面。所述衬底20中的所述沟槽23的深度可以为
为了与所述第一沟槽211区分，定义形成于所述locos22一侧的衬底20中的沟槽23为第二沟槽23。那么，形成至少一个第二沟槽23于所述locos22一侧的衬底20中的步骤可以包括：依次对所述locos22一侧的所述氮化硅层202、所述垫氧化层201和部分厚度的所述衬底20进行刻蚀，以形成至少一个所述第二沟槽23于所述衬底20中，如图4f和图4g所示；接着，依次去除所述氮化硅层202和所述垫氧化层201，如图4h和图4i所示。另外，也可以去除部分厚度的所述沟槽填充结构21，以使得所述沟槽填充结构21的顶面可以与所述衬底20的顶面齐平。
其中，所述第二沟槽23的靠近所述locos22的一侧暴露出所述locos22的侧壁。所述第二沟槽23的底壁可以和所述locos22的底表面齐平，或者，所述第二沟槽23的底壁低于所述locos22的底表面(如图2e所示)。
所述半导体器件的制造方法可以包括形成至少两个第二沟槽23于所述locos22一侧的衬底20中，所有的所述第二沟槽23沿着平行于所述locos22的所述一侧的边缘方向依次排列。
按照步骤s4，形成栅介质层24于所述沟槽23的内壁以及所述沟槽23外围的衬底20上，即形成栅介质层24于所述第二沟槽23的内壁以及所述第二沟槽23外围的衬底20上，如图4j和图4k所示。
可以采用沉积或热氧化的工艺形成所述栅介质层24。所述栅介质层24的靠近所述locos22的一侧与所述locos22接触(如图4k、图2d和图2e所示)，所述栅介质层24的在平行于所述locos22的所述一侧的边缘方向的两端与所述沟槽填充结构21接触(如图4j所示)。
按照步骤s5，形成栅极层25于所述栅介质层24上以及靠近所述沟槽23(即第二沟槽23)的部分所述locos22上，如图4m、图2d和图2e所示。并且，如图4l和图2c所示，所述栅极层25的两端(即平行于所述locos22的所述一侧的边缘方向上的两端)从所述栅介质层24上以及靠近所述第二沟槽23的部分所述locos22上延伸至所述沟槽填充结构21上。可以采用常规的沉积、光刻和刻蚀工艺形成所述栅极层25。
其中，所述locos22为半导体器件的场氧化层，所述栅极层25的位于版图定义的沟道区上方的部分构成了半导体器件的栅极区，而延伸至所述locos22上的部分构成了场板。
其中，所述栅极层25可以覆盖所有的所述第二沟槽23，即所述第二沟槽23的背向所述locos22的一端未超出所述栅极层25的背向所述locos22的一端，如图2a所示；或者，所述栅极层25可以仅覆盖部分的所述第二沟槽23，即所述第二沟槽23的背向所述locos22的一端可以超出所述栅极层25的背向所述locos22的一端，如图2f所示。
另外，在形成所述至少一个沟槽23(即所述第二沟槽23)于所述locos22一侧的衬底20中之后且形成所述栅介质层24于所述沟槽23的内壁以及所述沟槽23外围的衬底20上之前，具体地，可以在上述步骤s3中的去除所述氮化硅层202之后且在去除所述垫氧化层201之前，对所述衬底20进行离子注入，以形成体区26和漂移区27于所述有源区a2的衬底20中。或者，所述体区26和所述漂移区27也可以在形成所述第一沟槽211之前形成。
如图2d和图2e所示，所述体区26与所述漂移区27的交界处位于所述栅极层25的下方，所述漂移区27包围所述locos22，所述第二沟槽23从所述漂移区27延伸至所述体区26。
另外，形成所述栅极层25之后，所述半导体器件的制造方法还包括形成源极区261和漏极区271，所述源极区261位于所述栅极层25的远离所述locos22的体区26中，所述漏极区271位于所述locos22的背向所述源极区261一侧的漂移区27中。在形成所述源极区261和所述漏极区271的同时，还可形成体接触区262于所述体区26中，所述体接触区262位于所述源极区261的背向所述栅极层25一侧的体区26中，且所述体接触区262和所述源极区261之间还间隔有沟槽填充结构21。
如图2a和图2f所示，所述半导体器件的制造方法还包括形成导电接触插栓28于所述源极区261、所述漏极区271、所述体接触区262和所述栅极层25上，且所述栅极层25上的导电接触插栓28位于所述沟槽填充结构21的上方；且如图2f和图2g所示，所述沟槽23的背向所述locos22的一端可以延伸至所述源极区261上，所述导电接触插栓28的底部与所述沟槽23下方的源极区261接触。
另外，所有的所述沟槽23在垂直于所述locos22的所述一侧的边缘方向上的长度大于在平行于所述locos22的所述一侧的边缘方向上的长度，使得版图定义的沟道区的宽度的增大幅度大于沟道区的长度的增大幅度。由于所述源极区261和所述漏极区271之间的位于所述栅介质层24下方的部分为沟道区，所述源极区261和所述漏极区271之间的方向为沟道区的长度方向，则所述沟道区的长度方向为垂直于所述locos22的所述一侧的边缘所在的方向，所述沟道区的宽度方向为平行于所述locos22的所述一侧的边缘所在的方向，那么，所有的所述沟槽23在所述沟道区的长度方向上的长度大于在所述沟道区的宽度方向上的长度。具体参阅上述的所述半导体器件中的说明，在此不再赘述。
从上述步骤可知，通过在所述locos22的一侧形成至少一个所述沟槽23(即所述第二沟槽23)，所述至少一个沟槽23从所述漂移区27延伸至所述体区26，使得在不改变版图的宽度的情况下增大了所述有效沟道区的宽度，例如，所述体区26的位于所述栅极层25下方的部分为有效的沟道区，有效的沟道区的宽度增大了50％～100％，沟道反型的载流子数量增加50％～100％，进而使得在不降低击穿电压的同时使得导通电阻大幅度的降低。
另外，上述的半导体器件的制造方法中的各个步骤不仅限于上述的形成顺序，各个步骤的先后顺序可适应性的进行调整。
综上所述，本发明提供的半导体器件的制造方法，包括：提供一衬底，所述衬底中形成有沟槽填充结构围成的有源区；形成locos于所述有源区的衬底中，所述locos的顶面高于所述衬底的顶面；形成至少一个沟槽于所述locos一侧的衬底中，所述沟槽的底壁高于所述沟槽填充结构的底面；形成栅介质层于所述沟槽的内壁以及所述沟槽外围的衬底上；以及，形成栅极层于所述栅介质层上以及靠近所述沟槽的部分所述locos上。本发明的半导体器件的制造方法能够在不降低击穿电压的同时，还能使得导通电阻降低。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
1.一种半导体器件，其特征在于，包括：
衬底，所述衬底中形成有沟槽填充结构围成的有源区；
locos和位于所述locos一侧的至少一个沟槽，形成于所述有源区的衬底中，所述locos的顶面高于所述衬底的顶面，所述沟槽的底壁高于所述沟槽填充结构的底面；
栅介质层，形成于所述沟槽的内壁以及所述沟槽外围的衬底上；以及，
栅极层，形成于所述栅介质层上以及靠近所述沟槽的部分所述locos上。
2.如权利要求1所述的半导体器件，其特征在于，所述沟槽的靠近所述locos的一侧暴露出所述locos。
3.如权利要求1所述的半导体器件，其特征在于，所有的所述沟槽在垂直于所述locos的所述一侧的边缘方向上的长度大于在平行于所述locos的所述一侧的边缘方向上的长度。
4.如权利要求1所述的半导体器件，其特征在于，所述半导体器件包括至少两个沟槽，所有的所述沟槽沿着平行于所述locos的所述一侧的边缘方向依次排列。
5.如权利要求1所述的半导体器件，其特征在于，所述locos的两端与所述沟槽填充结构的侧壁顶部接触；所述栅极层的两端从所述栅介质层上以及靠近所述沟槽的部分所述locos上延伸至所述沟槽填充结构上。
6.如权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括形成于所述有源区的衬底中的体区和漂移区，所述体区与所述漂移区的交界处位于所述栅极层的下方，所述漂移区包围所述locos，所述沟槽从所述漂移区延伸至所述体区。
7.如权利要求6所述的半导体器件，其特征在于，所述半导体器件还包括源极区和漏极区，所述源极区位于所述栅极层的远离所述locos的体区中，所述漏极区位于所述locos的背向所述源极区一侧的漂移区中。
8.如权利要求7所述的半导体器件，其特征在于，所述沟槽的背向所述locos的一端超出所述栅极层的背向所述locos的一端，且所述沟槽的背向所述locos的一端延伸至所述源极区上。
9.一种半导体器件的制造方法，其特征在于，包括：
提供一衬底，所述衬底中形成有沟槽填充结构围成的有源区；
形成locos于所述有源区的衬底中，所述locos的顶面高于所述衬底的顶面；
形成至少一个沟槽于所述locos一侧的衬底中，所述沟槽的底壁高于所述沟槽填充结构的底面；
形成栅介质层于所述沟槽的内壁以及所述沟槽外围的衬底上；以及，
形成栅极层于所述栅介质层上以及靠近所述沟槽的部分所述locos上。
10.如权利要求9所述的半导体器件的制造方法，其特征在于，所述沟槽的靠近所述locos的一侧暴露出所述locos。
11.如权利要求9所述的半导体器件的制造方法，其特征在于，所有的所述沟槽在垂直于所述locos的所述一侧的边缘方向上的长度大于在平行于所述locos的所述一侧的边缘方向上的长度。
技术总结